专利名称：用于rf ic的高压高频esd防护电路的制作方法
技术领域：
依据35U. S. C. § 119主张优先权本专利申请案主张2010年I月19日申请的题目为“用于RF功率放大器的双向 HVESD 箝位电路(Bi-directional HV ESD clamp for RF power amplifiers) ” 的第61/296，212号临时申请案的优先权，且所述临时申请案转让给本受让人且特此以引用的方式明确地并入本文中。本发明涉及电子设备，且更特定来说涉及静电放电(ESD)防护电路的领域，且更具体来说涉及用于射频集成电路的ESD防护的改进。
背景技术：
静电放电(ESD)防护是低压深亚微米硅技术中的重要关注问题。硅集成电路(IC)的可靠性归因于较小特征大小而正变得越来越关键。通过使用较薄栅极氧化物厚度，硅电路对来自ESD的应力更为敏感。在IC的制造和装配期间，ESD可引起损害。虽有成熟的高速切换技术和DC ESD防护的高压稳健性，但目前最先进的硅技术中的射频(RF) ESD防护设计仍为一挑战，尤其对于高压应用来说。更具体来说，RF功率放大器需要在接地之上和之下的大信号摆幅，且其需要在高频率下操作。在耦合到PA的集成电路的衬垫节点处的电压摆幅超过可用硅工艺的操作限制的情况下，此变得尤其具有挑战性。图I描绘表示集成电路(IC)的ESD防护电路102的典型示意性框图。所述表示说明性地描绘ESD防护电路102，其一端耦合到IC 100的受防护节点和IC衬垫104，且另一端耦合到接地。ESD防护电路102包含ESD防护装置，例如迭接接地栅极骤回NFET (GGNFET)。在迭接配置中，ESD防护电路102包含两个NFET装置Npl和Np2。在IC 100的正常操作下，ESD防护电路102应为断开的。在正极性ESD脉冲期间，GGNFET提供有源放电路径来将电流突波从IC衬垫104分流到接地。此外，其将IC衬垫电压箝位(clamp)到足够低的电平以避免损害IC的受防护电路节点。ESD防护电路102的特征在于接通电压。此为ESD防护电路在接通之前可承受的最大电压。更具体来说，ESD防护电路102在正常操作期间可承受为每一 NFET的最大操作电压的两倍的电压。作为一实例，在典型65nm工艺中，长通道NFET具有3. 6伏的最大操作电压，因此IC衬垫处的最大可允许电压摆幅为7. 2V。集成式硅PA输出电压摆幅要求可能超出7. 2伏，从而使图I中所展示的ESD防护电路不适合于需要高于7. 2V的电压摆幅的PA设计。此外，GGNFET要求漏极镇流电阻以实现传导均一性。镇流要求极大地增加了GGNFET的漏极节点D处的寄生负载电容，由此限制了 RF功率放大器的高频操作。随着操作频率增加到千兆赫范围，寄生电容充当到达接地的低阻抗路径，且使RF功率放大器或耦合到IC衬垫的任何其它RF电路的性能显著地降级。对于射频集成电路(RFIC)来说，开发具有低寄生电容的ESD防护电路以用于高压闻频应用是当务之急
发明内容
图I描绘表示集成电路(IC)的ESD防护电路的典型示意性框图。图2展示在正电压ESD脉冲期间提供ESD防护的ESD防护装置的一实施例。图3展示在负ESD电压脉冲期间提供ESD防护的ESD防护装置的一替代实施例。图4展示在负ESD电压脉冲期间提供ESD防护的ESD防护装置的一替代实施例。图5展示图3中所展示的ESD防护装置的一示范性实施例。图6展示在正ESD电压脉冲和负ESD电压脉冲期间提供防护的双向ESD防护装置。 图7展示通过以下各者对IC衬垫处的电压的示范性电模拟(i)施加到IC衬垫的正弦波电压；(ii)如图2中所展示的实施例中的正ESD箝位电路；以及(iii)如图5中所展示的实施例中的负ESD箝位电路。图8展示图5的漏极节点D和图5的ESD防护装置的源极节点S的偏压电压。图9展示IC衬垫处的稳态电压和电流波形。图10展示包含图2和5中所展示的示范性ESD防护装置的已制成的双向ESD防护装置的针对正ESD脉冲的所测量发射线脉冲(TLP)图表。图11展示包含图2和5中所展示的示范性ESD防护装置的已制成的双向ESD防护装置的针对负ESD脉冲的所测量发射线脉冲(TLP)图表。图12展示具有耦合到集成式单极三掷(SP3T)RF前端(RFFE)开关的IC衬垫的1C。图13展示用于具有耦合到RFFE开关的IC衬垫的IC的ESD防护的一示范性实施例。图14展示用于具有耦合到RFFE开关的IC衬垫的IC的ESD防护的一替代实施例。图15展示已制成的IC的针对负电压ESD脉冲的所测量发射线脉冲(TLP)图表。
具体实施例方式词语“示范性”在本文中用以意味着“充当一实例、个例或说明”。不必将本文中描述为“示范性”的任何实施例解释为比其它实施例优选或有利。下文结合附图所阐述的详细描述希望作为对本发明的示范性实施例的描述，且不希望表示可实践本发明的仅有实施例。贯穿此描述所使用的术语“示范性”意味着“充当一实例、个例或说明”，且未必应被解释为比其它示范性实施例优选或有利。所述详细描述包括特定细节以便实现提供对本发明的示范性实施例的透彻理解的目的。所属领域的技术人员将显而易见，可在无这些特定细节的情况下实践本发明的示范性实施例。在一些个例中，以框图的形式展示众所周知的结构和装置以便避免混淆本文中所呈现的示范性实施例的新颖性。所属领域的技术人员将理解，可使用多种不同技艺和技术中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示可贯穿以上描述所引用的数据、指令、命令、信息、信号、位、符号和码片。本发明针对用于需要高压和高频操作两者的RFIC的经改进的ESD防护电路。本发明揭示能够仅在正ESD电压脉冲期间或仅在负ESD电压脉冲期间或在正ESD脉冲和负ESD脉冲两者期间提供ESD防护的ESD防护电路的各种实施例。图2展示在正电压ESD脉冲期间提供ESD防护的ESD防护装置的一实施例。如图2中所展示，ESD防护装置200包含预充电电路206、二极管网络208和迭接接地栅极NFET(GGNFET)202o二极管网络208包含以串联方式连接的多个二极管。出于说明的目的，仅展示两个二极管218和228。所属领域的技术人员可了解，以串联方式连接的任何数目的二极管可形成二极管网络208。每一二极管为P+N阱二极管。存在其中二极管网络可包含仅一个·P+N阱二极管的应用。串联配置中置于首位的二极管的阳极耦合到IC衬垫，且串联配置中置于最后的二极管的阴极耦合到迭接GGNFET 202的漏极节点D。在图2中所展示的特定实例中，第一二极管218的阳极耦合到IC衬垫204。第一二极管218的阴极耦合到第二二极管228的阳极，且第二二极管228的阴极耦合到迭接GGNFET 202的漏极节点D。预充电电路206的第一端子耦合到正电源Vdd，且预充电电路206的第二端子耦合到第二二极管228的阴极和迭接GGNFET 202的漏极。迭接GGNFET 202的源极节点S耦合到接地。迭接GGNFET 202包含至少两个NFET装置第一 NFET 212 (Npl)和第二 NFET214(Np2)。第一 NFET装置212的栅极端子经由电阻器222而耦合到接地。第一 NFET装置212的漏极端子耦合到第二 NFET装置214的源极端子。第二 NFET装置214迭接到第一NFET装置212。第二 NFET装置214的栅极经由电阻器224而耦合到正电源Vdd。正电源Vdd通过经由电阻器224耦合到第二 NFET装置214的栅极而将偏压提供到迭接GGNFET装置 202。所属领域的技术人员将显而易见，还可使用凭借正电压源进行操作的电荷泵电路来通过耦合到第二 NFET装置214的栅极而将偏压提供到迭接GGNFET装置202。预充电网络206包含二极管216。二极管216的阳极耦合到正电位Vdd。二极管216的阴极耦合到迭接GGNFET 202的漏极节点D。在一替代实施例中，可使用连接有二极管的MOSFET来替代二极管216。迭接GGNFET 202提供有源放电路径以在正电压ESD脉冲期间将电流突波从IC衬垫204分流到接地。当IC衬垫204处的信号摆动到接地以上时，二极管网络208将迭接GGNFET 202上的电压减小到迭接GGNFET可承受的电平(即，在正常操作期间不使其崩溃，或接通)。二极管网络通过将串联到GGNFET的每一二极管的结电压进行加总而增加正常操作期间ESD防护装置200的接通电压。结果，IC衬垫处的可允许电压摆幅增加。可使用选定数目的串联连接的二极管来将ESD电路的接通电压设定在所要电平。二极管网络还减小由迭接GGNFET 202呈现给IC衬垫204的高电容性负载。通过将预充电电路206耦合到二极管网络208，IC衬垫204的电容性负载经减小到二极管网络208的电容性负载。预充电电路206在迭接GGNFET 202的漏极处建立DC电压电平。所述DC电压电平等于正电源Vdd处的电压减去二极管216的结电压。建立迭接GGNFET的漏极处的DC电压减小了从存在于迭接GGNFET的漏极处的信号达到均衡DC电压所需的电荷量。因此，有效地将IC衬垫处的电容减小到二极管网络的电容。ESD装置200仅可在从IC衬垫到接地的方向上有效地传导电流，由此仅在正电压ESD脉冲期间为IC提供ESD防护。因为ESD装置200不可在从接地到IC衬垫的方向上传导电流，所以其不可在负电压ESD脉冲期间为IC衬垫提供ESD防护。下文描述可在负电压ESD脉冲期间提供ESD防护的替代实施例。图3展示在负电压ESD脉冲期间提供ESD防护的ESD防护装置的一替代实施例。如图3中所展示，ESD防护装置300包含偏压电路306、二极管网络308和迭接接地栅极NFET302。偏压电路306具有耦合到迭接GGNFET 302的源极节点S的第一端子、耦合到接地 的第二端子，和耦合到迭接接地栅极NFET的第一 NFET 312的栅极G2的第三端子。迭接GGNFET 302包含至少两个NFET装置第一 NFET装置312 (Nnl)和第二 NFET装置314 (Nn2)。第一 NFET装置312迭接到第二 NFET装置314。NFET装置312的漏极耦合到接地。第一 NFET 312装置的栅极耦合到偏压电路306的第三端子。第一 NFET装置312的源极耦合到第二 NFET装置314的漏极。第二装置314的栅极经由电阻器324而耦合到第二 NFET装置314的源极。NFET装置Nnl和Nn2出自三重阱工艺。二极管网络308包含以串联方式连接的第一二极管318和第二二极管328。出于说明的目的，仅展示两个二极管318和328。所属领域的技术人员可了解，以串联方式连接的任何数目的二极管可形成二极管网络308。每一二极管为深N阱中的N+P阱二极管。存在其中二极管网络可包含仅一个N+P阱二极管的应用。迭接GGNFET 302提供有源放电路径以在负电压ESD脉冲期间将电流突波从接地分流到IC衬垫304。以与前一实施例类似的方式，当IC衬垫304处的信号摆动到接地以下时，二极管网络308将迭接GGNFET 302上的电压减小到迭接GGNFET可承受而在正常操作期间不会崩溃或接通的电平。二极管网络增加了 ESD防护装置300在正常操作期间的接通电压，且减小了由迭接GGNFET呈现给IC衬垫304的高电容性负载。所述对NFET装置312Nnl和314Nn2需要迭接偏压。因为NFET装置出自三重阱工艺，所以迭接偏压需要负电压。迭接GGNFET的栅极处的适当负电压确保迭接GGNFET在IC的正常操作期间保持断开。可通过使用存在于IC衬垫处的RF信号的偏压电路(如图3的实施例中所展示)来产生所述负电压，或通过使用如图4的实施例中所展示的电荷泵来产生所述负电压。所属领域的技术人员还将显而易见，在负电源供应器可用的情况下，可使用此负电源供应器来提供所要的迭接偏压电压。在图3的示范性实施例中，二极管网络308对RF信号进行整流，且设定迭接GGNFET 302的源极节点S处的DC电压。建立迭接GGNFET 302的源极处的DC电压减小了从存在于迭接GGNFET 302的漏极处的信号达到均衡DC电压所需的电荷量。因此，有效地将IC衬垫304处的电容减小到二极管网络308的电容。偏压电路306使用迭接GGNFET的源极处的DC电压在NFET装置Nnl312的栅极G2处产生适当负电压。
图4展示在负ESD电压脉冲期间提供ESD防护的ESD防护装置的一替代实施例。如图4中所展示，ESD防护装置300a包含电荷泵电路316、二极管网络308和迭接接地栅极NFET 302。在图4的示范性实施例中，使用电荷泵电路316替代偏压电路306以在NFET装置312的栅极处提供适当负偏压电压。电荷泵电路316具有耦合到正电源供应器Vdd的第一端子、耦合到接地的第二端子，和耦合到NFET 312的栅极的第三端子。电荷泵电路316凭借正电源供应器Vdd进行操作以提供所要的迭接偏压电压。所属领域的技术人员将显而易见，可使用各种电荷泵电路来将电源供应器的正电压转换成负电压，因此未展示电荷泵电路实施方案。因为呈现给电荷泵的负载为栅极电容，所以电荷泵可经设计以消耗极少电力。通常，二极管318和328的深N阱端子连接到正电源Vdd以对装置318和328的 寄生二极管(形成于其P阱结与N阱之间)施加反向偏压。图5展示图3中所展示的ESD防护装置的一示范性实施例。在图5中所展示的示范性实施例中，偏压电路306a包含多个NFET (展示了 3个)和一个电阻器。所述多个NFET以串联方式连接，且其制造于深N阱中01、吧和吧)。所述NFET呈连接有二极管的配置，且提供从迭接GGNFET 302的栅极到迭接GGNFET的源极的低阻抗。当通过RF信号对迭接GGNFET的源极进行供电时，迭接GGNFET的栅极处的迭接偏压电压迅速随动于迭接GGNFET的源极处的偏压电压。相对于迭接NFET的源极的偏压电压为NFET阈值电压(Vt)降的约3倍。通过迭接GGNFET的源极处的偏压电压减去NI到N3的3倍Vt降的总和再除以电阻器Rn2326的值来设定偏压电路的DC电流。适当地选择连接有二极管的NFET的数目以产生迭接NFET的所要负电压。在图3、图4和图5中所展示的ESD装置的脉冲正ESD测试期间，发现二极管328的N+/P阱结将经由前向偏压的P讲/深N阱结而突崩到Vdd节点(其在ESD测试期间保持在接地)。结果，二极管328将在ESD装置可到达所要触发电压之前击穿。可通过使电阻器301与深N阱端子和正电源Vdd串联在一起来改进二极管328的N+/P阱结的失效电压。结果，可使失效电压增加在失效期间预期的电流与电阻器301的电阻值的乘积。图6展示在正ESD电压脉冲和负ESD电压脉冲期间提供防护的双向ESD防护装置。ESD防护装置600包含正ESD箝位电路200和负ESD箝位电路300。正ESD箝位电路200与负ESD箝位电路300并联地连接。正ESD箝位电路200提供正ESD脉冲期间的防护，且其包含图2的ESD防护电路。负ESD箝位电路300提供负ESD脉冲期间的ESD防护。所属领域的技术人员将显而易见，图3、图4和图5中所呈现的示范性实施例中的任一者可用作负ESD箝位电路。参考CMOS装置来描述本发明的实施例。然而，所属领域的一般技术人员将了解，本发明可应用于双极、BiCM0S、SiGe BiCMOS，和易受由ESD引起的损害的其它工艺。本发明包括ESD防护装置的各种实施例，所述ESD防护装置具有接通电压和高电流箝位特性以使得ESD瞬变电压将得到恰当限制以便不损害任何栅极氧化物或其它易受损的半导体装置。图7展示通过以下各者对IC衬垫处的电压的示范性电模拟(i)施加到IC衬垫的正弦波电压；(ii)如图2中所展示的实施例中的正ESD箝位电路；以及(iii)如图5中所展示的实施例中的负ESD箝位电路。正ESD箝位电路和负ESD箝位电路并联地连接。
射频(RF)信号源电阻经设定为50 Q。RF信号的振幅经设定为6. 5V，且DC偏移电压经设定为I. IV。频率经设定为2. 5GHz。注意，在几个循环内存在短暂瞬变，其可归因于对ESD防护装置200的迭接GGNFET的漏极节点D进行部分地充电，以及对ESD防护装置300的迭接GGNFET的源极节点S进行完全充电。在几个循环之后，达到稳态。图8展示图5的漏极节点D和图5的ESD防护装置的源极节点S的偏压电压。曲线800展示漏极节点D处的偏压电压。且曲线801展示源极节点S处的偏压电压。注意，所述电压充分低于迭接GGNFET的最大崩溃电压(其对于所呈现的实例来说为7. 2V)。图9展示IC衬垫处的稳态电压和电流波形。曲线900展示稳态电压波形，且曲线901展示稳态电流波形。注意，电流与电压的相位差为约90度，其是由于两个ESD箝位电路的占优势的电容性负载。有效电容经计算为125fF。图10展示包含图2和5中所展示的示范性ESD防护装置的已制成的双向ESD防护装置的针对正ESD脉冲的所测量发射线脉冲(TLP)图表。
图11展示包含图2和5中所展示的示范性ESD防护装置的已制成的双向ESD防护装置的针对负ESD脉冲的所测量发射线脉冲(TLP)图表。用于测量的TLP具有IOOns的脉冲宽度。TLP失效电流与人体模型(HBM)失效电压之间的转换因数为约2kV HBM/A TLP。因此，对于工业范围上2kV HBM的一般规范来说，此复合箝位电路足够合适。图12展示具有耦合到集成式单极三掷(SP3T) RF前端(RFFE)开关的IC衬垫的1C。IC衬垫由双向ESD箝位电路防护。双向ESD箝位电路1010耦合到IC衬垫1014以在施加于IC衬垫1014处的正或负电压ESD脉冲期间为IC 1000提供防护。双向箝位电路1010包含例如图6的装置600等装置。IC衬垫经由RF前端(RFFE)开关1013而耦合到集成式功率放大器1011、集成式低噪声放大器1012和第二 IC 1015。RFFE开关1013为单极三掷(SP3T)开关，且包含发射路径1023、接收路径1024和第二 IC路径1025。RFFE开关1013为具有三个端口 端口I (P1)、端口 2(P2)和端口 3(P3)的单个极，所述端口分别与发射路径1023、接收路径1024和第二 IC路径1025相关联。发射路径1023具有耦合到PA 1011的第一端子、耦合到IC衬垫1014的第二端子，和耦合到接地的第三端子。接收路径1024具有耦合到LNA 1012的第一端子、耦合到IC衬垫1014的第二端子，和耦合到接地的第三端子。第二 IC路径1025具有耦合到第二 IC衬垫1034的第一端子、耦合到IC衬垫1014的第二端子，和耦合到接地的第三端子。第二 IC衬垫1034耦合到负ESD 二极管1032，且耦合到正ESD 二极管1030。在特定情形下，需要进一步减小由双向ESD箝位电路1010呈现的寄生电容以改进经由RFFE开关而耦合到IC衬垫的RF电路的RF性能。如果仅使用正ESD箝位电路(例如，图2的ESD装置200)来为耦合到RFFE开关的IC衬垫或为第二 IC衬垫或为所述两者提供ESD防护，则寄生电容的进一步减小可为可能的。当仅一个ESD箝位电路耦合到IC衬垫时，寄生电容得以显著减小。图13展示用于具有耦合到RFFE开关的IC衬垫的IC的ESD防护的一示范性实施例。IC衬垫1114耦合到正ESD箝位电路1110。IC衬垫进一步经由RF前端(RFFE)开关1113而耦合到集成式功率放大器1111、集成式低噪声放大器1112和第二 IC 1115。RFFE开关1113为单极三掷(SP3T)开关，且包含发射路径1123、接收路径1124和第二 IC路径1125。第二 IC路径1125包含串联开关1140和分流开关1144。串联开关1140具有耦合到IC衬垫1114的一个端子和耦合到第二 IC衬垫1134的第二端子。RFFE开关1113为具有三个端口 端口 I (Pl)、端口 2 (P2)和端口 3(P3)的单个极，所述端口分别与发射路径1123、接收路径1124和第二 IC路径1125相关联。发射路径1123具有耦合到PA 1111的第一端子、耦合到IC衬垫1114的第二端子，和耦合到接地的第三端子。接收路径1124具有耦合到LNA 1112的第一端子、耦合到IC衬垫1114的第二端子，和耦合到接地的第三端子。第二 IC路径1125具有耦合到第二 IC衬垫1134的第一端子、耦合到IC衬垫1114的第二端子，和耦合到接地的第三端子。第二 IC衬垫1134耦合到正ESD箝位电路1130且耦合到ESD防护电路1142。正ESD箝位电路1110和1130中的每一者包含例如图2的装置200等ESD装置。正ESD箝位电路1110在施加于IC衬垫1114处的正ESD电压脉冲期间为IC 1100 提供ESD防护。然而，图2的ESD装置200在从接地到IC衬垫1114的方向上不可有效地传导电流，由此其不可在负电压ESD电压期间为IC提供ESD防护。针对负电压ESD脉冲的ESD防护由从IC衬垫1114到负ESD 二极管1132的接地而形成的低阻抗路径来提供。所述低阻抗路径包含串联开关1140和ESD防护电路1142。ESD防护电路1142包含ESD 二极管1132，所述ESD 二极管具有耦合到接地的阳极和连接到IC衬垫1134的阴极。在负电压ESD脉冲期间，IC衬垫1114处于低于接地的电位。结果，第二 IC路径1125的串联开关1140接通且提供从接地开始经由ESD 二极管1132的低阻抗路径。因此，在负ESD电压脉冲期间，ESD电流可从接地经由ESD 二极管而流动。在RFFE开关无经由ESD防护电路(例如，ESD 二极管)而耦合到接地的路径的情况下，ESD 二极管可适当地连接到RFFE开关的分流路径以形成如图14中所展示且下文描述的ESD防护电路。图14展示用于具有耦合到RFFE开关的IC衬垫的IC的ESD防护的一替代实施例。IC衬垫1214耦合到正ESD箝位电路1210。IC衬垫进一步经由RF前端(RFFE)开关1213而耦合到集成式功率放大器1211、集成式低噪声放大器1212。RFFE开关1213为单极双掷(SP2T)开关，且包含发射路径1223和接收路径1224。接收路径1224包含串联开关1240和分流开关1244。分流开关1244经由电容器1230而耦合到接地。RFFE开关1213为具有两个端口(端口 I (Pl)和端口 2 (P2))的单个极，所述端口分别与发射路径1223和接收路径1224相关联。发射路径1223具有耦合到PA 1211的第一端子、耦合到IC衬垫1214的第二端子，和耦合到接地的第三端子。接收路径1224具有耦合到LNA 1212的第一端子、耦合到IC衬垫1214的第二端子，和耦合到接地的第三端子。正ESD箝位电路1210包含例如图2的ESD装置200等ESD装置。正ESD箝位电路1210在施加于IC衬垫1214处的正电压ESD脉冲期间为IC 1200提供ESD防护。然而，图2的ESD装置200不可在从接地到IC衬垫1214的方向上有效地传导电流，由此其不可在负电压ESD脉冲期间为IC提供ESD防护。针对负电压ESD脉冲的ESD防护通过将串联开关1240连接到ESD防护电路1242而提供。ESD防护电路1242包括耦合到ESD 二极管1232的分流开关1244。ESD 二极管1232具有耦合到接地的阳极，和耦合到分流开关1244的阴极。在负电压ESD脉冲期间，IC衬垫1214处于低于接地的电位。结果，串联开关1240和分流开关1244接通以提供从接地经由ESD 二极管1232到IC衬垫的低阻抗路径。因此，在负电压ESD脉冲期间，ESD电流可从接地经由ESD 二极管而流动。所属领域的技术人员将进一步了解，参看图13和图14而呈现的所提议解决方案不限于SP3T和SP2T类型的RFFE开关。所提议的ESD防护解决方案可为具有耦合到RFFE开关的IC衬垫的IC提供ESD防护，其中所述RFFE开关包含任何数目的路径，所述路径具有其相应端口。图15展示已制成的IC的针对负电压ESD脉冲的所测量发射线脉冲(TLP)图表。用于测量的TLP具有IOOns的脉冲宽度。注意，电压和电流经绘制为绝对值，且实际上相对于接地为负的。针对正ESD脉冲的TLP测量已证明了与图10中所展示的结果相同的结果，因为ESD防护主要归因于正ESC箝位电路。 技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可经实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此可互换性，上文已大体上在功能性方面描述了各种说明性组件、块、模块、电路和步骤。将此功能性实施为硬件还是软件取决于特定应用和强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此类实施决策不应被解释为导致脱离本发明的示范性实施例的范围。可利用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合来实施或执行结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可经实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器的组合、结合DSP核心的一个或一个以上微处理器，或任一其它此类配置。结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中，或两者的组合中。软件模块可驻留于随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM (EPROM)、电可擦除可编程ROM (EEPROM)、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。将示范性存储媒体耦合到处理器以使得所述处理器可从所述存储媒体读取信息和将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻留于ASIC中。所述ASIC可驻留于用户终端中。在替代方案中，处理器和存储媒体可作为离散组件而驻留于用户终端中。在一个或一个以上示范性实施例中，可在硬件、软件、固件或其任何组合中实施所描述的功能。如果实施于软件中，那么可将所述功能作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体来发射。计算机可读媒体包括计算机存储媒体和通信媒体两者，通信媒体包括促进计算机程序从一处到另一处的传送的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。通过实例且并非限制，此计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序代码并可由计算机存取的任何其它媒体。并且，将任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电和微波)从网站、服务器或其它远程源来发射软件，那么同轴电缆、光纤缆线、双绞线、DSL或无线技术(例如，红夕卜线、无线电和微波)包括于媒体的定义中。如本文中所使用，磁盘(Disk)和光盘(disc)包括紧密光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘通过激光以光学方式再现数据。以上各物的组合也应包括于计算机可读媒体的范围内。提供对所揭示的示范性实施例的先前描述以使所属领域的任何技术人员能够制 造或使用本发明。所属领域的技术人员将易于显而易见对这些示范性实施例的各种修改，且在不脱离本发明的精神或范围的情况下，本发明中所界定的一般原理可适用于其它实施例。因此，本发明不希望限于本文中所展示的实施例，而是应被赋予与本文中所揭示的原理和新颖特征一致的最广范围。
权利要求
1.一种为集成电路IC提供防护以对抗正电压ESD脉冲的装置，所述装置包括迭接接地栅极NFET，所述装置包含 二极管网络，其耦合于所述IC的IC衬垫与所述迭接接地栅极NFET的漏极之间，其中所述二极管网络将所述装置的接通电压设定在所要电平；以及 预充电电路，其用以将所述迭接接地栅极NFET的所述漏极处的偏压电压设定在所要电平以便减小所述IC衬垫处的电容性负载。
2.根据权利要求I所述的装置，其中所述预充电电路包含二极管，所述二极管具有耦合到正电源的阳极，以及耦合到所述迭接接地栅极NFET的所述漏极且耦合到所述二极管网络的阴极。
3.根据权利要求I所述的装置，其中所述二极管网络包含至少第一二极管，所述至少第一二极管具有耦合到所述迭接接地栅极NFET的所述漏极的阴极，以及耦合到所述IC的所述IC衬垫的阳极。
4.根据权利要求3所述的装置，其中所述二极管网络包含以串联方式连接的多个二极管，所述第一二极管的阳极耦合到所述IC的所述IC衬垫，且最后的二极管的阴极耦合到所述迭接接地栅极NFET的所述漏极。
5.根据权利要求4所述的装置，其中所述二极管为P+N阱二极管。
6.根据权利要求I所述的装置，其中所述迭接接地栅极NFET包含呈迭接配置的至少第一 NFET和第二 NFET，且其中所述第一 NFET的栅极经由第一电阻器而耦合到接地，所述第一 NFET的漏极耦合到所述第二 NFET的源极，所述第二 NFET的漏极耦合到所述二极管网络，且所述第二 NFET的栅极经由第二电阻器而耦合到电源供应器。
7.根据权利要求I所述的装置，其进一步包含用于对所述迭接接地栅极NFET的栅极施加偏压的电荷泵。
8.一种用于为IC提供防护以对抗负电压ESD脉冲的装置，所述装置包括迭接接地栅极NFET，所述装置包含 二极管网络，其耦合于所述IC的IC衬垫与所述迭接接地栅极NFET的源极之间，其中所述二极管网络将所述装置的接通电压设定在所要电平；以及 偏压电路，其用以设定所述迭接接地栅极NFET的所述栅极处的所要负电压电平。
9.根据权利要求8所述的装置，其中所述迭接接地栅极NFET包含呈迭接配置的至少第一NFET和第二NFET，且其中所述偏压电路具有耦合到所述第二 NFET的源极的第一端子、耦合到接地的第二端子，以及耦合到所述第一 NFET的栅极的第三端子，所述第三端子为所述第一 NFET的所述栅极提供所要负电压电平。
10.根据权利要求8所述的装置，其中所述二极管网络包含至少第一二极管，所述至少第一二极管具有耦合到所述迭接接地栅极NFET的所述源极的阳极，以及耦合到所述IC的所述IC衬垫的阴极。
11.根据权利要求10所述的装置，其中所述二极管网络包含以串联方式连接的多个二极管，在所述串联中的第一个二极管的阳极耦合到所述迭接接地栅极NFET的所述源极，且在所述串联中的最后的二极管的阴极耦合到所述IC的所述IC衬垫。
12.根据权利要求11所述的装置，其中所述二极管为N+P阱二极管，其具有经由电阻器而耦合到正电源的深N阱端子。
13.根据权利要求9所述的装置，其中所述偏压电路为用于设定所述第一NFET的所述栅极处的所要负电压电平的电荷泵电路。
14.根据权利要求9所述的装置，其中所述偏压电路包含呈串联连接的多个NFET装置，和电阻器，其中每一 NFET装置经配置为二极管，第一 NFET装置耦合到所述迭接接地栅极NFET的所述第二 NFET的所述源极，在所述串联连接中的最后的NFET装置耦合到所述迭接接地栅极NFET的所述第一 NFET的所述栅极且耦合到所述电阻器的第一端子，且所述电阻器的第二端子耦合到接地。
15.—种装置,其包含 第一 ESD箝位电路，其用于为IC提供防护以对抗由正电压ESD脉冲引起的ESD电荷，所述第一 ESD箝位电路具有迭接接地NFET (202)、预充电电路和二极管网络，其中所述二极管网络耦合于所述IC的IC衬垫与所述迭接接地栅极NFET的漏极节点之间，且其中所述第 一 ESD箝位电路提供用于所述ESD电荷从所述IC衬垫放电到接地的电路径；以及 第二 ESD箝位电路，其与所述第一 ESD箝位电路并联地耦合以用于为所述IC提供防护以对抗由负电压ESD脉冲引起的ESD电荷，所述第二 ESD箝位电路具有迭接接地栅极NFET、偏压电路和二极管网络，其中所述二极管网络耦合于所述IC的IC衬垫与所述迭接接地栅极NFET的源极之间，且其中所述第二ESD箝位电路提供用于所述ESD电荷从接地放电到IC衬垫的电路径。
16.根据权利要求15所述的装置，其中所述偏压电路设定所述第二ESD箝位电路的所述迭接接地栅极NFET的栅极处的所要负电压。
17.一种1C，其包括耦合到RF前端RFFE开关的IC衬垫，所述IC包含 ESD箝位电路，其具有迭接接地栅极NFET、预充电电路和二极管网络，所述二极管网络用以将所述ESD箝位电路的接通电压设定在所要电平，其中所述二极管网络耦合于所述IC的所述IC衬垫与所述迭接接地栅极NFET的漏极之间，且其中所述ESD箝位电路通过提供用于ESD电荷从所述IC衬垫放电到接地的电路径而为所述IC提供防护以对抗由正电压ESD脉冲引起的电荷；以及 ESD防护电路，其耦合于接地与所述RFFE开关的串联开关之间以提供用于所述ESD电荷从接地放电到所述IC衬垫的电路径，从而防护所述IC使其免受负电压ESD脉冲的损害。
18.根据权利要求17所述的1C，其中所述ESD防护电路为ESD二极管，其具有耦合到接地的阳极和耦合到所述串联开关的阴极。
19.根据权利要求17所述的1C，其中所述ESD防护电路包含所述RFFE开关的耦合到ESD 二极管的分流开关，所述ESD 二极管具有耦合到接地的阳极和耦合到所述分流开关的阴极。
20.根据权利要求17所述的1C，其中所述预充电电路设定所述迭接接地栅极NFET的所述漏极处的偏压电压以便减小所述IC衬垫处的电容性负载。
21.根据权利要求20所述的1C，其中所述预充电电路包含二极管，所述二极管具有耦合到正电源的阳极，以及耦合到所述迭接接地栅极NFET的所述漏极且耦合到所述二极管网络的阴极。
22.根据权利要求17所述的1C，其中所述二极管网络包含至少第一二极管，所述至少第一二极管具有耦合到所述迭接接地栅极NFET的所述漏极的阴极，以及耦合到所述IC的所述IC衬垫的阳极。
23.根据权利要求20所述的装置，其中所述二极管网络包含以串联方式连接的多个二极管，在所述串联中的第一个二极管的阳极耦合到所述IC的所述IC衬垫，且在所述串联中的最后的二极管的阴极耦合到所述迭接接地栅极NFET的所述漏极。
24.根据权利要求23所述的装置，其中所述二极管为P+N阱二极管。
25.根据权利要求17所述的装置，其中所述迭接接地栅极NFET包含呈迭接配置的至少第一NFET和第二NFET，且其中所述第一NFET装置的栅极经由第一电阻器而耦合到接地，所述第一 NFET装置的漏极耦合到所述第二 NFET装置的源极，所述第二 NFET装置的漏极耦合到所述二极管网络，且所述第二 NFET装置的栅极经由第二电阻器而耦合到电源供应器。
26.一种用于为IC提供防护以对抗正电压ESD脉冲的装置(200)，所述装置包括ESD箝位电路，所述装置包含 用于将所述装置的接通电压设定为所要电平的装置，其耦合于所述IC的IC衬垫与所述ESD箝位电路的节点之间；以及 用于将所述节点处的偏压电压设定为所要电平以便减小所述IC衬垫处的电容性负载的装置。
27.一种用于为IC提供防护以对抗负电压ESD脉冲的装置，所述装置包括具有至少第一端子和第二端子的ESD箝位电路，所述装置包含 用于将所述装置的接通电压设定为所要电平的装置，其耦合于所述IC的IC衬垫与所述ESD箝位电路的所述第一端子之间；以及 用于将所述ESD箝位电路的所述第一端子和所述第二端子处的偏压电压设定为所要电平以便将所要负电压电平提供到所述ESD箝位电路的所述第二端子的装置。
28.—种1C，其包括耦合到RFFE开关的IC衬垫，所述IC包含 ESD箝位电路，其具有(i)迭接接地栅极NFET (202) ；(ii)用于将所述ESD箝位电路的接通电压设定为所要电平的装置，其耦合于所述IC的所述IC衬垫(1114、1214)与所述迭接接地栅极NFET的端子之间；以及(iii)用于将所述迭接接地栅极NFET的所述端子处的偏压电压设定为所要电平以便减小所述IC衬垫处的电容性负载的装置，其中所述ESD箝位电路(1110、200)通过提供用于ESD电荷从所述IC衬垫放电到接地的电路径而为所述IC(1100,1200)提供防护以对抗由正电压ESD脉冲引起的电荷；以及 用于提供用于所述ESD电荷从接地放电到所述IC衬垫的电路径从而防护所述IC (1100、1200)使其免受负电压ESD脉冲的损害的装置(1142、1242)，其耦合于接地与所述RFFE开关的串联开关(1125、1240)之间。
全文摘要
本发明描述用于需要高压和高频操作两者的RFIC的改进的ESD防护电路。组合有预充电电路和二极管网络的迭接接地栅极骤回NFET (GGNFET)导致具有低电容和高接通电压的正ESD防护箝位电路。所述正ESD防护箝位电路在正电压ESD脉冲期间为IC提供ESD防护。本发明揭示负ESD防护箝位电路的示范性实施例，其中以允许偏压电路或电荷泵与二极管网络和迭接接地栅极骤回NFET的组合提供防护以对抗负ESD电压脉冲的方式来使用所述偏压电路或所述电荷泵替代所述预充电电路。正ESD防护箝位电路与负ESD防护箝位电路的组合在正电压ESD脉冲或负电压ESD脉冲期间为IC提供ESD防护。替代实施例进一步通过仅使用正ESD箝位电路来提供正ESD脉冲期间的ESD防护而减小所述ESD防护电路的电容，同时通过由耦合到负ESD二极管的RF前端开关的路径形成的放电路径来提供针对负ESD脉冲的防护。
文档编号H03F1/52GK102754335SQ201180009535
公开日2012年10月24日 申请日期2011年1月19日 优先权日2010年1月19日
发明者尤金·R·沃利, 德渥·吴, 泯丙煜 申请人:高通股份有限公司