专利名称：用于fpga的时钟的电路的制作方法
用于FPGA的时钟的电路本发明涉及一种用于FPGA的时钟的电路。具有低功耗的FPGA是公知的。例如，在测量技术中可以采用FPGA，其包括约80 μ A的电流负载。另一方面，例如，在测量技术中应用需要精确的时钟，即根据实际情况，与基频的偏差不应占超过+/-0. 1%或+/-0. 2%。这种具有低功耗的精确时钟不能由市售振荡器容易地提供。可能的是利用集成到FPGA中的PLL电路产生非常精确的时钟信号，其基于外部基准时钟产生较高的时钟频率。但是，这种PLL电路的缺点在于它们的功耗太高。实际上，它们所占的典型功耗约为1mA，即约为FPGA本身的上述功耗的12倍。这使得借助集成的PLL电路提供系统时钟的方式没有吸引力。因此，本发明的目的是提供一种克服现有技术缺陷的电路。根据本发明，该目的通过根据独立权利要求I的电路实现。本发明的电路包括FPGA，其包括FLL电路；第一频率的基准时钟，或用于接收具有第一频率的基准时钟的信号的基准时钟输入；
数字控制振荡器，其输出用于FPGA的时钟信号，其中将FLL电路设计为，以便在基准时钟的第二数目的周期期间记录来自数字控制振荡器的时钟信号的第一数目，其中第一数目大于第二数目，以及，以便给出反馈信号以控制第一数目和第二数目之间的比率，因为反馈信号作用于数字控制振荡器的频率。在本发明的进一步的实施例中，由于反馈信号，数字控制振荡器的频率变化不超过5%，特别是不超过2%并且优选地不超过1%。在本发明的当前优选实施例中，在基准时钟的一个周期期间记录来自数字控制振荡器的时钟信号的数目。在这种情况下，则第二数目为I。显然地，第二数目也可以是另一值，例如，诸如2、3、4或5。第一数目和第二数目之间的比率包括预设或可预设的期望值，该期望值大于10:1，优选地大于100:1并且特别优选地不小于500:1。根据本发明的实施例，经由至少一个电阻值控制数字控制振荡器的频率，其中反馈信号作用于该电阻值。在本发明的实施例中，经由单独电阻器的串联可调整电阻值，为了降低电阻，该单独电阻器的串联可以至少部分地关于接地而被选择性旁路。例如，可以被选择性旁路的电阻器的串联占电阻总值不超过20%，并且特别地不超过10%。例如，可以被旁路的电阻器的串联包括至少5个，特别是至少10个并且优选地至少20个单独电阻器。根据本发明的进一步的实施例，单独电阻器的串联包括至少一个具有可变电阻值的电阻元件。因此，该可变阻值特别地可以在最小值和最大值之间变化，其中特别是对于可以被旁路的电阻元件全部包括相同电阻值的情况，最大值等于可以被旁路的电阻元件的电阻值。最小值尽可能小；其特别是占最大值的小于5%，优选地小于2%并且特别优选地小于1%。以这种方式，控制数字控制振荡器的电阻的总值可通过将选择的电阻元件旁路并且借助可变电阻元件调整中间值而以几乎连续的方式调整。R 总=R0+i*R 单独+a*R 单独其中Rtl是固定的基础电阻值，其例如占总电阻的80%或更多，并且其中R_是可以被旁路的单独电阻元件的电阻值。即，R单独=(R 总 _R0) /N其中N-I是可以被旁路的电阻器的数目，其中i=0，1，···，Ν-1，并且其中a=0...1。参数“ i ”表示对总电阻值有贡献的单独电阻器的数目，而因子“a”表示连续可调整的电阻元件作为其最大电阻Ri^的一部分的有效贡献。对于没有设置可变电阻元件的情况，则R 总=RQ+i*R 单独特别地适用，其中 R 单独=(R 总-R0) /N其中N是可以被旁路的电阻器的数目，并且其中i=0, 1，· · · N。 在本发明的进一步的实施例中，经由至少部分地可旁路的单独电阻器的网络可调整电阻值，其中该网络包括并联和串联布置的电阻器。在本发明的进一步的实施例中，基准时钟的第一频率不小于10Hz，特别是不小于50Hz，并且特别优选地不小于100Hz。根据本发明的该进一步的实施例，基准时钟的频率不超过1kHz，特别是不超过500Hz，并且特别优选地不超过250Hz。根据本发明的进一步的实施例，FLL电路可以进一步包括用于输出第三频率f3的缩放组件(scaling component),其中第三频率f3由与第二频率的比率N:M给出，使得M*f3=N*f2 ο借助下述附图
中的说明性实施例来说明本发明。附图示出了 图I :本发明电路的示意图；图2 :借助电阻器链控制数字控制振荡器的电路框图；以及图3 :根据本发明的、通过借助电阻器链借助FPGA控制数字控制振荡器的电路的电路框图。图I中所示的电路I包括FPGA 2、数字控制振荡器3、具有低时钟频率的基准时钟4以及FLL电路5(锁频环)，其中FLL电路一方面接收来自基准时钟4的低频输入以及来自数字控制振荡器3的高频输入。基准时钟和数字控制振荡器是连接至FPGA的外部组件。因此，FLL电路借助计数方法关于基准时钟的较低频率信号控制数字控制振荡器的较高频率输出。在这种情况下，较高频率信号的边沿触发计数发生在由基准时钟预设的时间窗期间，并且随后与期望值比较。数字控制振荡器的频率取决于比较结果而提高或降低。数字控制振荡器是外部的电阻器控制振荡器，在本发明的当前优选实施例中具有低能耗，例如是LTC6906。该数字控制振荡器可以产生在IOkHz和IMHz之间的信号，其中在约3. 15V的电源电压和约300kHz的信号频率下消耗的电流在20 μ A的数量级。图2中详细示出数字控制振荡器3的引脚设置。数字控制振荡器5的引脚用途如下5-1 :具有在IOkHz和IMHz之间频率的时钟5-2 电路接地
5-3 :分压器5-4 :控制输入5-6:电源电压输入将分压器输入5-3接地，使得时钟5-1输出未改变的信号频率。在控制输入5-4处设置电阻元件的串联电路，其被选择为使得将约300kHz和330kHz之间的、特别是约314kHz的期望值输出作为时钟信号。电阻器链包括多个电阻元件，该电阻元件不能被旁路并且总共包括约318kQ的电阻值。向该电阻器链连接可以被旁路的22个680 Ω的电阻器链。电阻元件可以借助FPGA 2而被旁路，其中通过连接至控制引脚“控制O (Control O)”至“控制21 (Control 21)”中的一个，使电阻链的一部分关于接地而被旁路。以此方式能够以离散的步骤将有效电阻的总值降低多达约5%。在理想条件下，在总值的97. 5%处达到期望频 率，由此在电阻值或振荡器中由于例如温度改变或因为制造公差的偏差的情况下，通过与另一控制引脚连接来提高或降低频率。当前选择的控制引脚是否太高或太低由该期望值与在基准时钟的一个周期期间数字控制振荡器的时钟信号的比较来决定。图3示出概略图，其中出于简化的目的，仅示出能够旁路部分电阻器链的7个控制引脚“控制 I (Control I)”至“控制 7 (Control 7)”。例如，电阻器链可以在控制引脚“控制4 (Control 4)”处被旁路而作为初始默认值，其中取决于数字控制振荡器的计数时钟信号与期望值的偏差，激活另一控制引脚以便提高或降低时钟频率。用于控制节点以及FLL电路的控制的能耗占约10 μ A (在3. 15V的电源电压下)，使得在当前电源电压下的用于产生快速和可接受地精确时钟的总电流消耗约为30μ Α。这表示相对于在当前电源电压下包括约IrnA的电流消耗的电流PLL电路，功耗降低至30分之
O实际上，如果频率不是随机地由预设电阻器配置实现，则在离散的电阻值之间切换意味着振荡器的时钟频率将包括特定量的抖动这一结果。在不希望抖动的情况下，电阻器链可以包括另外的可变电阻器，其值可以被连续地控制。此外，代替具有相同值的多个电阻元件的一行电阻器，可以采用具有并联和串联的电阻电路元件的电阻网络，因为电阻元件的总数增加，利用该电阻网络可以形成其他增加值。在不脱离本发明核心的情况下，本发明的其他实施例和可能的变型对于本公开的上下文中的领域内的技术人员是不言自明的。
权利要求
1.一种电路(I)，包括 FPGA (2)，所述 FPGA (2)包括 FLL 电路(5); 第一频率的基准时钟(4)，或用于接收具有第一频率的基准时钟的信号的基准时钟输A ； 数字控制振荡器(3)，所述数字控制振荡器(3)输出用于所述FPGA (2)的时钟信号， 其中所述FLL电路(5)被设计为，以便在所述基准时钟的第二数目的周期期间记录来自所述数字控制振荡器(3)的时钟信号的第一数目， 其中所述第一数目大于所述第二数目，以及， 以便给出反馈信号以控制所述第一数目和所述第二数目之间的比率，因为所述反馈信号作用于所述数字控制振荡器(3)的频率。
2.根据权利要求I所述的电路， 其中由于所述反馈信号，所述数字控制振荡器的频率变化不超过5%，特别是不超过2%并且优选地不超过1%。
3.根据权利要求I或2所述的电路， 其中所述第二数目为I。
4.根据权利要求I至3中的一项所述的电路， 其中所述第一数目和所述第二数目之间的比率包括预设或可预设的期望值，所述期望值大于10:1，优选地大于100:1并且特别优选地不小于500: I。
5.根据权利要求I至4中的一项所述的电路， 其中经由所述反馈信号作用于其的至少一个电阻值控制所述数字控制振荡器的频率。
6.根据权利要求5所述的电路， 其中经由单独电阻器的串联可调整所述电阻值，为了降低电阻，所述单独电阻器的串联能够至少部分地关于接地而被选择性旁路。
7.根据权利要求6所述的电路， 其中能够被选择性旁路的电阻器的串联占电阻总值的例如不超过20%，并且特别地不超过10%。
8.根据权利要求6或7所述的电路， 其中能够被旁路的电阻器的串联包括至少5个，特别是至少10个并且优选地至少20个单独电阻器。
9.根据权利要求6至8中的一项所述的电路， 其中所述单独电阻器的串联包括至少一个具有可变电阻值的电阻元件。
10.根据权利要求5至9中的一项所述的电路， 其中经由能够至少部分地被旁路的单独电阻器的网络可调整所述电阻值， 其中所述网络包括并联和串联布置的电阻器。
11.根据前述权利要求中的一项所述的电路， 其中所述基准时钟的所述第一频率不小于10HZ，特别是不小于50Hz，并且特别优选地不小于IOOHz。
12.根据前述权利要求中的一项所述的电路， 其中所述基准时钟的频率不超过1kHz，特别是不超过500Hz，并且特别优选地不超过250Hz。
13.根据前述权利要求中的一项所述的电路， 其中所述FLL电路进一步包括用于输出第三频率f3的缩放组件， 其中所述第三频率f3由与第二频率f2的比率N:M给出。
全文摘要
一种电路(1)，包括FPGA(2)，其具有FLL电路(5)；第一频率的基准时钟(4)，或用于接收具有第一频率的基准时钟的信号的基准时钟输入；数字控制振荡器(3)，其输出用于FPGA(2)的时钟信号，其中FLL电路(5)被设计为在基准时钟的第二数目的周期期间检测数字控制振荡器(4)的时钟信号的第一数目，其中第一数目大于第二数目，以及输出反馈信号以控制第一数目和第二数目之间的比率，因为反馈信号作用于数字控制振荡器的频率。
文档编号H03L7/181GK102893527SQ201180023616
公开日2013年1月23日 申请日期2011年4月14日 优先权日2010年5月12日
发明者马克·施拉赫特尔, 罗穆亚尔德·吉拉尔迪 申请人:恩德莱斯和豪瑟尔两合公司