专利名称：一键测试自动增益控制环路时间常数的方法
技术领域：
本发明涉及一种主要用于测试自动增益控制环路(AGC)时间常数，即环路稳定时间的方法。
背景技术：
自动增益控制环路(AGC)时间常数(settlingtime)是指输入信号强弱变化时自动增益控制环路(AGC)环路输出稳定的时间，时间常数(settling time)的设置与信息的调制频率、功率变化频率都有关，不能太短也不能太长，所以时间常数是表征AGC环路的关键指标之一。通常测试AGC时间常数的方法是将AGC环路的的输出通过数模转换器D/A转换为模拟信号，通过人工操作仪器测试的方式进行的。它首先是利用信号源产生调幅频率可变 的调幅信号输入到AGC环路，然后利用示波器测试不同调幅信号副载波幅度的变化。根据调幅信号的频率得到AGC时间常数，这种测量方法的问题是测量过程由人工操作完成，测量速度慢、操作繁琐。
发明内容
为了克服上述现有技术测量速度慢，操作繁琐的问题，本发明提出一种测试效率更高、成本更低、测试更准确的一键测试自动增益控制(AGC)环路时间常数的方法。本发明提出的一种一键测试自动增益控制环路时间常数的方法，具有如下技术特征
(1)针对设计在可编程门阵列芯片(FPGA)中的被测AGC环路，在FPGA中编制接收开始测试命令，改变被测自动增益控制(AGC)环路增益，产生一个判断AGC环路是否处于稳定状态的测试比较器和对被测AGC环路系统钟进行计数的计数器，完成对被测AGC环路时间常数的测试程序，在被测AGC环路模型上构建测试模型；
(2)计算机通过CPCI、PCI、串口、网络与FPGA连接，向FPGA发出开始测试的控制命令，由上述测试比较器判断被测AGC环路输出的峰值功率Vrat是否小于或大于设定的门限值Vref后，输出结束脉和计数值；然后将计数值的结果上报给计算机，计算机根据上报结果和被测AGC环路的系统钟计算出环路稳定时间，并显示结果。本发明相比于现有技术具有如下有益效果
本发明在可编程门阵列芯片(FPGA)里编程，改变被测自动增益控制(AGC)环路的增益，以实现输入信号的阶跃变化；比较AGC环路中峰值电路的输出和设计者设计的参考值的方法判断环路是否处于稳定状态；用统计时钟个数的方法测试自动增益控制(AGC)的稳定时间，即时间常数；利用真实的工作信号进行测试，替代了传统测试方法中由信号源产生频率可变的调幅测试信号。本发明在可编程门阵列芯片(FPGA)中利用被测AGC环路的设计，在可编程门阵列芯片(FPGA)中的数字环路增益上加上或减去一个常数值来增大或减小环路的数字增益实现被测AGC环路输入信号的阶跃变化。通过测试自动增益控制AGC环路的阶跃响应，测试自动增益控制AGC时间常数。本发明在可编程门阵列芯片(FPGA)里编程，产生一个测试比较器以实现判断环路是否处于稳定状态，利用被测AGC环路的峰值检测输出与被测AGC环路设计的参考值比较，达到设定的稳定条件即输出计数器的结束脉冲，替代了传统测试方法利用示波器、频谱仪测试输出信号幅度，不需增加其它程序，也毋需增加将数字信号转换为模拟信号的数模转换器(D/A)。本发明在可编程门阵列芯片(FPGA)里编程接收开始测试 命令，启动可编程门阵列芯片(FPGA)中的测试计数器，当收到结束脉冲时，可编程门阵列芯片(FPGA)中的计数器结束计数，输出系统钟个数，利用CPCI、PCI、串口或网口等接口上报给计算机软件。本发明在计算机软件中根据系统钟频率(fs)和计数(N)计算AGC环路的时间常数并显示。利用本方法不需要使用仪器和人工操作，使测试效率更高、成本更低、测试更准确。操作者只需在计算机软件界面上点击“开始测试”键就可以启动测试并自动完成测试。包括控制测试启动和接收结果的计算机、替代频谱仪测试信号幅度的可编程门阵列芯片(FPGA)0本发明通过测试自动增益控制AGC环路的阶跃响应，达到测试自动增益控制AGC时间常数的目的。
图I是本发明测试硬件连接方式。图2是本发明被测试AGC环路模型和测试模型。图3是环路稳定时间统计方法。图4是本发明计算机软件程序的控制流程图。
具体实施例方式下面结合附图和实施例对本发明进一步说明。实施本发明方法的硬件设备，包括控制测试启动和接收结果的计算机、直接利用工作信号进行测试，不需增加信号源产生测试信号，替代频谱仪测试调幅信号幅度的可编程门阵列芯片FPGA。自动增益控制环路(AGC)的增益由模拟控制电压决定，而模拟控制电压由FPGA产生的数字增益决定。针对设计在可编程门阵列芯片FPGA中的被测AGC环路，在FPGA中编制改变被测自动增益控制AGC环路增益，产生一个判断AGC环路是否处于稳定状态的测试比较器，完成对被测AGC环路时间常数的测试程序和在被测AGC环路模型上构建测试模型，这些程序包括接收开始测试程序、实现被测AGC输入信号阶跃变化的程序、对被测AGC环路的系统钟计数的程序以及判断被测AGC环路处于稳定的程序。在FPGA中设计一个测试计数器，测试计数器的开始和结束由开始、结束脉冲决定，开始脉冲由FPGA收至酬试命令后产生，结束脉冲由在FPGA中的测试比较器输出产生。开始测试时，当被测AGC环路稳定后，在可编程门阵列芯片FPGA中的环路数字增益上加上或减去一个常数值，以达到改变输入信号幅度的目的，数字增益值可以任意取值，只要保证输出的模拟控制电压在自动增益控制环路(AGC)芯片的控制范围内。
计算机通过CPCI、PCI、串口、网络启动测试，FPGA收到开始测试命令，FPGA中编程产生一启动脉冲信号并启动测试计数器，测试计数器对被测AGC环路的系统钟进行计数，同时可编程门阵列芯片FPGA在被测AGC环路的数字增益值Gain上加上或减去一个常数值Const,此常数值是可变的，只要保证可变增益放大器在可控范围内，当数字增益Gain为增加时，在FPGA中编程产生的测试比较器判断被测AGC环路中的峰值检测电路输出的峰值Vout<参考值值VMf，输出结束脉冲，此结束脉冲控制测试计数器结束计数并输出计数值；当数字增益Gain为减小时，测试比较器判断被测AGC环路中的峰值检测电路输出的峰值Vwt>参考值V,ef，输出结束脉冲，此结束脉冲控制测试计数器结束计数并输出计数值。FPGA编制程序通过CPCI、PCI、串口、网络等接口上报测试计数器的计数值，计算机通过计数值和被测AGC环路的系统钟编程计算环路稳定时间。图I中，计算机通过CPCI、PCI、串口、网络向可编程门阵列芯片FPGA发出开始测试的控制命令，FPGA收到命令后进行测试，从开始测试到环路稳定对被测AGC环路的系统 钟频率fs进行计数，计数值为N，根据系统钟频率fs和计数值N得到环路稳定时间及时间常数7^ O iV//3
式中Tst为时间常数，fs为被测AGC环路的系统钟频率，N为结束测试时计数器的计数值。测试结束后将计数值的结果通过CPCI、PCI、串口、网络等接口上报给计算机，计算机根据上报结果和系统钟按以上公式计算出环路稳定时间并显示结果。在图2中，包括被测AGC环路模型和测试模型，输入信号通过可变增益放大器控制后经过模数转换器A/D输入到FPGA中，可变增益放大器的增益由FPGA中的被测AGC环路模型控制，被测AGC环路产生的数字增益通过数模转换器D/A转换成控制电压，实现对可变增益放大器的控制。FPGA中的被测AGC环路模型将输入信号通过峰值检测电路输出峰值检测值Vtjut与参考值Vref相比较，比较器得到峰值检测值Vtjut与参考值Vref的差值，差值分量经过环路滤波器产生调整增益的数字增益，通过数字增益的调整使得输出信号的峰值检测值和参考值一致。开始测试时，测试模型在被测AGC环路模型中的数字环路增益值上加上或减去一个可任意设置的常数值，输出到数模转换器D/A，D/A将数字增益转换为可变增益放大器的控制电压，实现了被测AGC环路输入信号的阶跃变化。测试比较器中设计了判断被测AGC环路处于稳定状态的条件，当峰值检测输出Vrat与参考值Vref满足测试比较器的环路稳定状态条件时，输出计数器的结束脉冲，测试比较器中判断被测AGC环路处于稳定状态的条件分两种情况一种情况是开始测试时当数字环路增益Gain加上的常数const为正值时，测试比较器满足峰值检测值Vrat小于门限值Vref时输出结束脉冲；另一种情况是开始测试时当数字环路增益Gain加上的常数const为负值时，测试比较器满足峰值检测值Iut大于门限值时输出结束脉冲。在图3中，测试计数器收到开始脉冲，开始以系统钟计数，测试计数器收到结束脉冲后，结束计数，同时输出当前的计数值。在图4描述的计算机软件中，计算机通过CPCI、PCI、串口、网络与可编程门阵列芯片FPGA连接，当被测AGC环路工作稳定时，测试者编制启动测试和接收测试结果并计算的程序在计算机上，操作者只需点击计算机软件上的“开始测试”，计算机软件发出一条测试命令，FPGA接收到此命令后，启动测试，测试结束后，主动通过CPCI、PCI、串口、网络等接口，将测试结果上报给计算机软件，计算机软件收到计数值N后，根据系统钟频率fs和计数值N计算时间常数Tst并显示在界面上。
以上所述的仅是本发明的优选实施例。应当指出，对于本领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干变形和改进，这些变更和改变应视为属于本发明的保护范围。
权利要求
1.一键测试自动增益控制环路时间常数的方法，具有如下技术特征 (1)针对设计在可编程门阵列芯片(FPGA)中的被测AGC环路，在FPGA中编制接收开始测试命令，改变被测自动增益控制(AGC)环路增益，产生一个判断AGC环路是否处于稳定状态的测试比较器和对被测AGC环路系统钟进行计数的计数器，完成对被测AGC环路时间常数的测试程序，在被测AGC环路模型上构建测试模型； (2)计算机通过CPCI、PCI、串口、网络与FPGA连接，向FPGA发出开始测试的控制命令，由上述测试比较器判断被测AGC环路输出的峰值功率Vrat是否小于或大于设定的门限值Vref后，输出结束脉和计数值；然后将计数值的结果上报给计算机，计算机根据上报结果和被测AGC环路的系统钟计算出环路稳定时间，并显示结果。
2.如权利要求I所述的一键测试自动增益控制环路时间常数的方法，其特征在于，测试计数器的开始和结束由开始、结束脉冲决定，开始脉冲由FPGA收到测试命令后产生，结束脉冲由在FPGA中的测试比较器输出产生。
3.如权利要求I所述的一键测试自动增益控制环路时间常数的方法，其特征在于，测试比较器根据被测AGC环路的峰值检测电路的峰值输出与被测AGC环路的参考值比较，满足条件则输出结束脉冲。
4.如权利要求I所述的一键测试自动增益控制环路时间常数的方法，其特征在于，所述的测试程序包括接收开始测试程序、实现被测AGC输入信号阶跃变化的程序、对被测AGC环路的系统钟计数的程序以及判断被测AGC环路处于稳定的程序。
5.如权利要求I所述的一键测试自动增益控制环路时间常数的方法，其特征在于，FPGA收到命令后进行测试，从开始测试到环路稳定对被测AGC环路的系统钟频率仁进行计数，计数值为N，根据系统钟频率4和计数值N得到环路稳定时间及时间常数Tfir O F/乂，式中Tst为时间常数，fs为被测AGC环路的系统钟频率，N为结束测试时计数器的计数值。
6.如权利要求I所述的一键测试自动增益控制环路时间常数的方法，其特征在于，FPGA的被测AGC环路模型中的可变增益放大器增益由可编程门阵列芯片FPGA控制，实现输入信号的峰值检测、比较，产生数字环路增益Gain，数字环路增益通过数模转换器(D/A)变换，生成可变增益放大器所需的控制电压。
7.如权利要求I所述的一键测试自动增益控制环路时间常数的方法，其特征在于，开始测试时，测试模型在被测AGC环路的数字环路增益值上加上或减去一个可任意设置的常数值，输出到数模转换器D/A，D/A将数字增益转换为可变增益放大器的控制电压，测试AGC环路输入信号的阶跃响应。
全文摘要
本发明公开了一种一键测试自动增益控制环路时间常数的方法。利用本方法不需要使用仪器和人工操作，自动完成测试。本发明通过下述技术方案予以实现首先针对设计在可编程门阵列芯片(FPGA)中的被测AGC环路，编制接收开始测试命令，改变被测自动增益控制(AGC)环路增益，产生一个判断AGC环路是否处于稳定状态的测试比较器和对被测AGC环路系统钟进行计数的计数器，完成对被测AGC环路时间常数的测试程序，在被测AGC环路模型上构建测试模型；再由测试比较器判断被测AGC环路输出的峰值功率Vout是否小于或大于设定的门限值Vref，然后将输出的计数值的结果上报给计算机计算出环路稳定时间，并显示结果。本发明可替代频谱仪测试信号幅度，测试AGC环路时间常数。
文档编号H03G3/20GK102710228SQ201210017888
公开日2012年10月3日 申请日期2012年1月19日 优先权日2012年1月19日
发明者饶俊 申请人:中国电子科技集团公司第十研究所