专利名称：一种ldpc译码器的制作方法
技术领域：
本发明涉及编解纠错码领域，具体涉及一种低密度奇偶校验码(LDPC)译码器。
背景技术：
二进制数据在传输过程中，通常会遇到一些噪声或干扰，而导致接收时会有误码出现，在无线传输时，这些电子噪声通常更是无法避免，当接收时如果出现数据错误，一种方式，我们可以拒绝接收并要求对方重新发送，但在很多情况下，数据是实时发送的，不允许上面的操作；为此纠错码就发展起来，在通信系统中，通常使用前向纠错码来检测和纠正错码，低密度奇偶校验码(LDPC)就是一种分组码。在传输数据时，前向纠错码会按照一定的算法来额外增加一些比特，这些比特对于数据来说就是冗余的，接收机可以依据接收到的数据和冗余的校验位，来判定传输的数据是逻辑“ I”还是逻辑“0”，或者，接收机可以给出一个概率，用来表示数据是逻辑“ I”或逻辑“O”的概率大小，这样的数据是软判决数据。译码过程通常使用最大似然法，得到一个与原发送数据最为接近的猜测数据。目前，被广泛应用的前向纠错码有很多种，例如卷积编码、里所码(RS码)、turbo码。LDPC是最近发展很快并得到多个传输协议认可的一种分组码，其通用的译码算法是和积算法(Summary-Product Rule)。根据和积算法的原理,人们又发展出了他的近似算法——迭代算法，迭代算法是可以用硬件电路来实现的，但是现有方法在实现上存在复杂度高、资源占用大、效率低、速度慢的问题，这就阻碍了 LDPC的广泛应用。如图I所示，美国在先专利，专利号(US 6633856 B2)，所采用的技术框图，其完成一次计算需要两个循环来实现，分别处理变量节点1708和约束节点1709，处理时间长；迭代中主要使用了两组存储器1707和1706，还用到了两个辅助存储器1712和1710，整个迭代过程的处理较复杂，用到的存储器较多，资源占用大，对于整个处理流程的控制也相对复杂。
发明内容
本发明需要解决的技术问题是，如何提供一种LDPC译码器，采用并行计算的电路结构，通过分组的方式，能实现同时计算一组中所有的校验方程，整个迭代过程按组进行，且只使用了同一个计算处理模块及一组存储器，以达到降低复杂度、降低占用的存储器资源、提高效率和速度的目的。本发明的技术问题这样解决构建一种LDPC译码器，包括P个双端口存储器(ram Aq)，位于数据输入端,每个数据块Ci的p个数据(Cn，Ci2，Ci3,……Cip)存入P个所述双端口存储器(ram Aq)的同一地址i，其中p > q彡0，p是大于I的自然数，i、q是整数；用于存储校验矩阵H的第二存储器(rom H)，控制连接所述双端口存储器(ramAtO ;所述校验矩阵H具有分组特性；第一数据移位单元，输入端连接所述双端口存储器(ram Atl)，用于根据校验矩阵H中子阵P的除X = -I外的编号X对所述双端口存储器(ram Atl)当前地址i并行输出数据[Cil, Ci2, Ci3,……Cip]循环左移X位，其中编号为O的Ptl是pXp的单位矩阵，编号为-I的P-i是P XP的全零矩阵，除X = -I夕卜，编号为X的Px是Ptl每列右移X位后的矩阵，-I ( X< P，X是整数；减法器，一输入端连接作为减数的第一数据移位单元；P个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N个串行输入数据&进行计算，并行计算输出差值dp自然数N大于等于自然数j ；用于存储所有差值d的第三存 储器(ram d,)，输入端连接p个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器在上一次迭代时的计算结果，即差值d;加法器，一输入端连接所述计算器输出端；P个先入先出队列缓冲器(FIFOtl)，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端；第二数据移位单元，输入端连接所述加法器输出端、输出端连接所述双端口存储器(ram Atl)，用于根据校验矩阵H中子阵P的编号x对加法器输出数据循环右移x位后替换所述双端口存储器对应位置上的原有数据。按照本发明提供的LDPC译码器，所述数据输入端是串行输入端，该译码器还包括位于所述串行输入端与双端口存储器之间的一分P的分路器。按照本发明提供的LDPC译码器，包括但不限制于选择以下具体形式( 一 )N = 3, P = 7 ；(二)N = 24, P = 10 ；(三)N = 96，P = 20。本发明提供的LDPC译码器，采用并行计算的电路结构，较现有技术具有以下优
占-I、对于计算结果的有效的存储；2、减少迭代中所需的存储器的规模；3、减少整体译码处理复杂度。
下面结合附图和具体实施例进一步对本发明进行详细说明图I为现有LDPC译码器的结构原理框图；图2为本发明LDPC译码器的结构原理框图；图3为图2中计算器第一部件硬件逻辑示意图；图4为图2中计算器第二部件硬件逻辑示意图；图5为本发明具体实施例的LDPC译码器的硬件逻辑结构示意图。
具体实施例方式首先，说明本发明基础，分组码和分组矩阵(一)分组码通常分组码可以表示成(n，k)，η为码组长度，k是信息位，n_k是校验位。在编码的时候，通常使用生成矩阵G，它是一个kXn的矩阵；输入信息为E，它是一个IXk的矩阵(也就是行向量)，编码之后的码组为B，它是IXn的矩阵。B = E *G，举一个例子k = 4，η = 7 ；G就是一个4X7的矩阵
权利要求
1.一种LDPC译码器，其特征在于，包括 P个双端口存储器(ram Aq)，位于数据输入端，每个数据块Ci的p个数据(Cn，Ci2,Ci3,……Cip)存入P个所述双端口存储器(ram Aq)的同一地址i，其中p > q彡0，p是大于I的自然数，i、q是整数； 用于存储校验矩阵H的第二存储器(rom H)，控制连接所述双端口存储器(ram Atl);所述校验矩阵H具有分组特性； 第一数据移位单元，输入端连接所述双端口存储器(ram Atl)，用于根据校验矩阵H中子阵P的除X =-I外的编号X对所述双端口存储器(ram Atl)当前地址i并行输出数据[Cn，ci2,Ci3,……Cip]循环左移X位，其中编号为O的Ptl是PXp的单位矩阵，编号为-I的P_i是pxp的全零矩阵，除1 = -1外，编号为1的&是匕每列右移X位后的矩阵，-I彡X〈P，X是整数； 减法器，一输入端连接作为减数的第一数据移位单元； P个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N个串行输入数据&进行计算，并行计算输出差值dp自然数N大于等于自然数j ； 用于存储所有差值d的第三存储器(ram d,)，输入端连接p个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器在上一次迭代时的计算结果，即差值d; 加法器，一输入端连接所述计算器输出端； P个先入先出队列缓冲器(FIFOtl)，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端； 第二数据移位单元，输入端连接所述加法器输出端、输出端连接所述双端口存储器(ram Atl)，用于根据校验矩阵H中子阵P的编号x对加法器输出数据循环右移x位后替换所述双端口存储器对应位置上的原有数据。
2.根据权利要求I所述LDPC译码器，其特征在于，所述数据输入端是串行输入端，该译码器还包括位于所述串行输入端与双端口存储器(ram Atl)之间的一分P的分路器。
3.根据权利要求I或2所述LDPC译码器，其特征在于，P= 3，N = 4。
4.根据权利要求I或2所述LDPC译码器，其特征在于，P= 24, N = 10。
5.根据权利要求I或2所述LDPC译码器，其特征在于，P= 96, N= 20。
全文摘要
本发明涉及一种LDPC译码器，包括p个双端口存储器，同一地址i的数据构成输入数据块Ci；存具有分组特性的校验矩阵H的第二存储器；第一数据移位单元，根据校验矩阵H中子阵P的编号x(x≠-1)对双端口存储器并行输出数据循环左移x位，Px是单位矩阵每列右移x位后的矩阵；减法器，输入接第一数据移位单元、输出接计算器；p个计算器，根据校验方程并行计算输出差值d；存d的第三存储器，输入接计算器、输出接减法器作为被减数，并行输出各计算器输出数据；加法器，输入接计算器；p个FIFO，输入接减法器、输出接加法器；第二数据移位单元，输入接加法器、输出接双端口存储器，将计算后数据反向移位后替换最初位置数据。
文档编号H03M13/11GK102624402SQ20121009413
公开日2012年8月1日 申请日期2012年4月1日 优先权日2012年4月1日
发明者余佳, 滕晓兵 申请人:深圳市统先科技股份有限公司