专利名称：一种维特比译码装置和方法
技术领域：
本发明涉及一种维特比译码装置和方法，尤其是一种提高维特比截短译码纠错能力的装置和方法。
背景技术：
信道编码是数字通信系统可靠性的有效方法，维特比译码主要是针对卷积码这种信道编码方式的译码技术，其基本思想是对接收序列与所有可能的发送序列进行比较，从中选择与接收序列汉明距离最小的发送序列作为译码输出。这种译码对离散的随机错码有很好的纠错能力，对连续的突发错码的纠错能力有限，最佳的维特比译码性能是在整帧，即全部信息接收完毕之后再找出最佳路径作为译码结果，但当发送序列较长时，需要的存储量很大，同时也使得译码延时过长，不能满足实时通信的要求。所以目前维特比译码具体实现通常都会采取截短译码的方式，即当译码器中存储的路径长度达到某个指定译码深度L 时，就选取量度最小的一条路径作为幸存路径，并根据编码规则输出对应的信息码元，然后再计算下一级L深度的幸存路径，对(n，k，N)的卷积形式(k为每组输入二进信息码元的数目，n为编码输出组码元的数目，N为约束长度)而言,通常取L>5KN-1 (L为k的整数倍)。基本的做法如附图I所示，各功能单元配合实现维特比截短译码，其中回溯长度即是译码深度L。截短译码方式把输入的一长串序列分为了若干段，给相邻段序列衔接处的译码增添了错误概率。实际应用中发现，当衔接处出现对于整帧译码能够纠正过来的突发错码时，截短译码方式却无法保障该处结果的准确性。以(2，1，7)的卷积码形式，帧长550，译码深度为35的例子做说明，维特比译码器中长串的输入序列被分成的段落结束位置分别是70、140、210、280…，当这些结束位置附近一旦出现突发错码(该突发错码在(2，1，7)卷积形式的维特比整帧译码容忍范围内)，则会在最终结果序列的35、70、105、140…附近出现错误译码。虽然在衔接处出现突发错码的概率并不是很高，但是当分出的序列数越多时，译码错误的概率也会随之增高，这样不利于维特比截短译码的大规模及高效应用。申请号为02121004. 7，公开号为CN 1159933C的中国发明专利“通用的卷积编码器和维特比译码器”中设计的通用维特比译码器即是在附图I的基础上添加了控制单元，能够对帧长、码率、约束长度、生成多项式及信道类型进行参数配置，以真正实现通用性，其中提及到“在译码器接口电路处设置一个门限比较电路，当帧长低于某一门限时，采用结尾译码算法，当帧长超过某一门限时，采用截短译码算法”，但并没有提出截短译码算法在衔接处的不足及解决方案。
发明内容
本发明的目的是提供一种针对维特比截短译码方式中衔接处突发干扰消除的方法，通过所译卷积码(n，k，N)的形式以及输入信号的可靠性，自适应确定扩展码元长度，再根据扩展码元的长度调整输入缓存及选择单元、路径度量存储单元及回溯单元的处理方式，以规避衔接处突发错码带来的错误译码，提高维特比截短译码性能，达到同维特比整帧译码相当的译码效果。
本发明提供一种维特比译码装置，包含输入缓存及选择单元，用于接收数据输入和信号时钟；分支度量单元，用于将所述输入缓存及选择单元的输出数据分成不同的分支和计算路径度量值；加-比-选单元，用于累加所述分支度量单元输出的路径度量值，选取出幸存路径；路径度量存储单元，用于存储所述加-比-选单元输出的路径度量值，并返回给所述加-比-选单元做累加的初始值；幸存路径存储单元，用于存储所述加-比-选单元选取出的所述幸存路径；回溯单元，用于根据所述幸存路径存储单元输出的所述幸存路径中，选取出最佳路径，并做回溯处理，输出译码结果；所述装置还包括信号可靠性测试单元，用于对信号测试并输出信号可靠度数据；码元扩展单元，用于根据所述信号可靠度数据和卷积码形式，计算出需要扩展的码元长度，并将所述码元长度输出到所述输入缓存及选择单元和所述回溯单元，用于码元扩展。更进一步，所述信号可靠性测试单元对输入信号进行实时检测，输出所述信号可靠度数据。更进一步，所述信号可靠性测试单元对所述回溯单元的所述译码结果进行实时检测，输出所述信号可靠度数据。更进一步，所述输入缓存及选择单元根据维特比译码(n, k, N)的卷积形式、所述码元长度M，和回溯长度L，将输入的整帧数据划分成长度为
I (I+ M)的段落序列。更进一步，输入数据帧长小于fU + M)，则直接采用结尾译码算法。更进一步，每一所述段落序列的最后扩展P个码元，卜fM，，且上一段落序列扩展的P个码元，同时作为下一段序列开始的P个码元。更进一步，所述加-比-选单元状态数和加-比-选分支单元数均为2K(N_D，所述加-比-选单元对每一状态处可能的路径度量进行累加，并选取最小度量处的路径作为该状态的幸存路径。更进一步，所述路径度量存储单元在存储路径长度等于回溯长度时，记录此刻的路径度量值，且在下一段落序列开始时，回送到所述加-比-选单元作为初始值。更进一步，所述回溯单元根据所述码元扩展单元的所述码元长度，当路径存储长度达到L+M时，标志本段落序列译码完成，且开始在所述幸存路径存储单元中选取路径度量值最小的作为最佳路径，选取最佳路径的前L长度序列作为该段落的译码结果输出。更进一步，所述装置还包括参数配置及控制单元，用于接收配置参数信息，所述参数包括帧长、卷积码形式和回溯长度，并对所述输入缓存及选择单元，所述分支度量单元，所述加-比-选单元，所述码元扩展单元和所述回溯单元进行初始化操作。本发明还提供一种维特比译码方法，所述方法包括
步骤一，进行信号可靠度检测；
步骤二，确定扩展码元长度M ；步骤三，根据卷积码形式(n，k, N)、码元长度M和回溯长度L对所述输入数据做截短处
理；
步骤四，判断输入数据帧长是否大于f P + ，是，则进行步骤五，否，则对所述数据进
行结尾译码后，跳转到步骤九；
步骤五，进行分支度量计算；
步骤六，循环进行加-比-选操作，并存储结果，直到路径存储长度为L+M时，转到步骤
七；
步骤七，在所有存储路径中判断最佳匹配路径，并回溯所述最佳匹配路径前L长度的序列作为译码结果；
步骤八，判断整帧数据是否完成，是，则跳转到步骤九，否，则跳转到步骤一，且步骤六中所述加-比-选单元取上一轮路径存储长度为L时的存储值作为初始值；
步骤九，译码结束，输出结果。更近一步，所述步骤一中所述信号可靠度检测是对所述输入数据进行实时检测，输出信号可靠度数据。更近一步，所述步骤一中所述信号可靠度检测是对所述译码结果进行实时检测，输出信号可靠度数据。更近一步，在所述步骤一之前，增加参数配置步骤，根据控制要求，配置相应的参数。更近一步，所述参数包括，帧长、卷积码形式(n，k, N)和回溯长度L。
采用本发明的技术方案后，能有效提高对突发错码的纠错能力；该方法具有针对性强，实时调整，操作简单，易实现的优点。
图I是传统维特比译码器的功能单元框 图2是本发明实施例的一种维特比译码器功能单元框 图3是本发明实施例数据分段示意 图4是本发明一种实施例数据处理流程 图5是本发明实施例的一种维特比译码器功能单元框 图6是本发明实施例的一种维特比译码器功能单元框 图7是本发明一种实施例数据处理流程 图8是本发明仿真测试性能比较图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并、不用于限定本发明。本发明是在传统的维特比译码操作基础上，增添了信号可靠性测试及码元扩展功能单元，具体的实施方式包括针对某一特定(n，k，N)卷积形式的维特比译码，可以任意配置(n，k，N)形式的通用性维特比译码；带前导信号可靠性检测的实施方式，带反馈信号可靠性检测的实施方式等。本领域的一般技术人员将认识到，使用本发明的方案还可以实现许多可选的实施例，并且本发明并不限于用于讲解目的的实施例。本发明第一种实施例
附图2为针对某一特定(n，k, N)卷积形式的改进维特比译码功能框图，回溯长度设定为L，201为信号可靠性测试单元；202为码元扩展单元，203为输入缓存及选择单元，204为分支度量单元，205为加-比-选单元，206为路径度量存储单元，207为幸存路径存储单元，208为回溯单元。这里假定该特定卷积码形式为(2，I, 7)，回溯长度L设定为35。具体工作原理及技术要点是
信号可靠性测试单元201要在整帧数据输入的过程中，对信号进行实时检测，主要针对连续的突发错码，得出信号可靠度指标；
码元扩展单元202，根据卷积码形式(n，k，N)，以及接收到的信号可靠性指标(主要是连续突发错码的码元数目X)，能够自适应的调整出需要扩展的码元长度M，调整的过程遵循公式(I):
权利要求
1.一种维特比译码装置，包含输入缓存及选择单元，用于接收数据输入和信号时钟；分支度量单元，用于将所述输入缓存及选择单元的输出数据分成不同的分支和计算路径度量值；加-比-选单元，用于累加所述分支度量单元输出的路径度量值，选取出幸存路径；路径度量存储单元，用于存储所述加-比-选单元输出的路径度量值，并返回给所述加-比-选单元做累加的初始值；幸存路径存储单元，用于存储所述加-比-选单元选取出的所述幸存路径；回溯单元，用于根据所述幸存路径存储单元输出的所述幸存路径中，选取出最佳路径，并做回溯处理，输出译码结果；其特征在于，所述装置还包括信号可靠性测试单元，用于对信号测试并输出信号可靠度数据；码元扩展单元，用于根据所述信号可靠度数据和卷积码形式，计算出需要扩展的码元长度，并将所述码元长度输出到所述输入缓存及选择单元和所述回溯单元，用于码元扩展。
2.根据权利要求I所述的维特比译码装置，其特征在于，所述信号可靠性测试单元对输入信号进行实时检测，输出所述信号可靠度数据。
3.根据权利要求I所述的维特比译码装置，其特征在于，所述信号可靠性测试单元对所述回溯单元的所述译码结果进行实时检测，输出所述信号可靠度数据。
4.根据权利要求I所述的维特比译码装置，其特征在于，所述输入缓存及选择单元根据维特比译码(n，k, N)的卷积形式、所述码元长度M，和回溯长度L，将输入的整帧数据划分成长度为
5.根据权利要求I所述的维特比译码装置，其特征在于，输入数据帧长小于
6.根据权利要求1、4所述的维特比译码装置，其特征在于，每一所述段落序列的最后扩展P个码元，
7.根据权利要求I，4所述的维特比译码装置，其特征在于，所述加-比-选单元状态数和加-比-选分支单元数均为2k(n_d，所述加-比-选单元对每一状态处可能的路径度量进行累加，并选取最小度量处的路径作为该状态的幸存路径。
8.根据权利要求1，4所述的维特比译码装置，其特征在于，所述路径度量存储单元在存储路径长度等于回溯长度时，记录此刻的路径度量值，且在下一段落序列开始时，回送到所述加-比-选单元作为初始值。
9.根据权利要求1，4所述的维特比译码装置，其特征在于，所述回溯单元根据所述码元扩展单元的所述码元长度，当路径存储长度达到L+M时，标志本段落序列译码完成，且开始在所述幸存路径存储单元中选取路径度量值最小的作为最佳路径，选取最佳路径的前L长度序列作为该段落的译码结果输出。
10.根据权利要求I至8任一项所述的维特比译码装置，其特征在于，所述装置还包括参数配置及控制单元，用于接收配置参数信息，所述参数包括帧长、卷积码形式和回溯长度，并对所述输入缓存及选择单元，所述分支度量单元，所述加-比-选单元，所述码元扩展单元和所述回溯单元进行初始化操作。
11.一种维特比译码方法，其特征在于，所述方法包括 步骤一，进行信号可靠度检测； 步骤二，确定扩展码元长度M ； 步骤三，根据卷积码形式(n，k, N)、码元长度M和回溯长度L对所述输入数据做截短处理； 步骤四，判断输入数据帧长是否大于‘& [ +，是，则进行步骤五，否，则对所述数据进行结尾译码后，跳转到步骤九； 步骤五，进行分支度量计算； 步骤六，循环进行加-比-选操作，并存储结果，直到路径存储长度为L+M时，转到步骤七； 步骤七，在所有存储路径中判断最佳匹配路径，并回溯所述最佳匹配路径前L长度的序列作为译码结果； 步骤八，判断整帧数据是否完成，是，则跳转到步骤九，否，则跳转到步骤一，且步骤六中所述加-比-选单元取上一轮路径存储长度为L时的存储值作为初始值； 步骤九，译码结束，输出结果。
12.根据权利要求11所述的维特比译码方法，其特征在于，所述步骤一中所述信号可靠度检测是对所述输入数据进行实时检测，输出信号可靠度数据。
13.根据权利要求11所述的维特比译码方法，其特征在于，所述步骤一中所述信号可靠度检测是对所述译码结果进行实时检测，输出信号可靠度数据。
14.根据权利要求11至13所述的维特比译码方法，其特征在于，在所述步骤一之前，增加参数配置步骤，根据控制要求，配置相应的参数。
15.根据权利要求14所述的维特比译码方法，其特征在于，所述参数包括，帧长、卷积码形式(n，k，N)和回溯长度L。
全文摘要
一种维特比译码装置，包含输入缓存及选择单元，分支度量单元，加-比-选单元，路径度量存储单元，路径幸存存储单元，回溯单元，所述装置还包括信号可靠性测试单元，用于对信号测试并输出信号可靠度数据；码元扩展单元，用于根据所述信号可靠度数据，计算出需要扩展的码元长度，并将所述码元长度输出到所述输入缓存及选择单元和所述回溯单元，用于码元扩展。采用本发明的技术方案后，能有效提高对突发错码的纠错能力；该方法具有针对性强，实时调整，操作简单，易实现的优点。
文档编号H03M13/41GK102655415SQ20121011666
公开日2012年9月5日 申请日期2012年4月20日 优先权日2012年4月20日
发明者李帅 申请人:东莞市泰斗微电子科技有限公司