专利名称：延迟电路和存储器的潜伏时间控制电路及其信号延迟方法
技术领域：
本发明涉及延迟电路。
背景技术：
集成电路中所包括的电路不是单独工作的，而是通过与其它外围电路交换信号——例如数据——而与外围电路一起工作的。通常，为了使电路A和电路B执行彼此交互式操作，电路A请求电路B执行特定操作，并且电路A等待直至电路B执行电路A所请求的操作。这种等待时间被称为潜伏时间(latency)。潜伏时间用于提高在电路A与电路B之间交换的信号的传输效率，并允许电路B的内部操作时间。例如，集成电路可以包括存储器控制器和存储器设备。当存储器控制器向存储器设备施加写入命令时，存储器设备将从存储器控制器输入的数据存储在存储器单元中。然而，存储器设备不能一接收到写入命令就从存储器控制器接收到数据，因为存储器设备需要一些时间来进行数据存储操作的内部准备。写入准备时间被定义为写入潜伏时间。通常，用于在存储器单元存储器中储存数据的地址与写入命令一起传输。然而，由于数据是在写入潜伏时间消逝之后被输入于存储器设备中的，故可以将地址延迟所述写入 潜伏时间。为了提高双倍数据率(DDR) 2同步动态随机存取存储器(SDRAM)设备和DDR3SDRAM设备中的数据总线的效率，可以实施附加潜伏时间(AL)。即使在RAS-CAS延迟(tRCD)之前从存储器控制器传输读取/写入命令或地址，也将所述命令或地址延迟所述附加潜伏时间，并在tRCD之后生成内部读取/写入命令或内部地址，并在tRCD消逝之后执行半导体存储器设备的读取/写入操作。附加潜伏时间通过扩展模式寄存器设置(EMRS)来设定。在DDR2S DRAM设备中，将附加潜伏时间设定为特定值，但是在DDR3 SDRAM设备中，附加潜伏时间与CAS潜伏时间(CL)互锁为O、CL-I和CL-2。将附加潜伏时间施加于读取命令和写入命令两者并因此，应将地址延迟附加潜伏时间。下文将描述将读取/写入命令和地址延迟附加潜伏时间的存储器设备的潜伏时间控制电路。图I为现有的存储器设备的潜伏时间控制电路的框图。参照图1，现有的存储器设备的潜伏时间控制电路包括读取命令延迟单元110、写入命令延迟单元120和地址延迟模块130、140和150。第一至第三地址延迟模块130、140和150包括延迟控制单元130、第一单位比特延迟单元140和第二单位比特延迟单元150。本文中，假定在图I中地址为两个比特。下文将参照图I描述现有的存储器设备的潜伏时间控制电路的操作。
如上所述，附加潜伏时间不是具有特定值就是通过与CAS潜伏时间互锁来确定。然而，在附图中示出了附加潜伏时间的范围为0到4时钟周期。读取命令延迟单元110包括多个D触发器111至114和第一选择器115。D触发器111至114将输入于D触发器的信号延 迟一个时钟周期并且输出与时钟CLK同步的延迟信号。因此，当输入为111的读取命令RDCMD时，多个D触发器111至114的输出信号OUTlA至0UT4A以一个时钟周期的间隔顺序地输出。第一选择器115从读取命令RDCMD和多个D触发器111至114的输出信号OUTlA至0UT4A中选择一个信号作为延迟读取命令RDCMD_DEL。第一选择器115响应于潜伏时间信息LATENCY选择一个信号。例如，当附加潜伏时间为0时，第一选择器115选择读取命令RDCMD作为延迟读取命令RDCMD_DEL ;而当附加潜伏时间为2时，第一选择器115选择D触发器112的输出信号0UT2A作为延迟读取命令RDCMD_DEL。在图I中，潜伏时间信息为单比特或多比特数字信号，其比特数根据附加潜伏时间的长度而变化。写入命令延迟单元120包括多个D触发器121至124和第二选择器125。第二选择器125从包括写入命令WTCMD和多个D触发器121至124的输出信号OUTlB至0UT4B的信号中选择一个信号作为延迟写入命令WTCMD_DEL。第二选择器125响应于潜伏时间信息LATENCY选择一个信号。写入命令延迟单元120的结构和操作与读取命令延迟单元11相同。地址延迟模块130、140和150的延迟控制单元130包括多个D触发器131至134。D触发器131至134将输入其中的信号延迟一个时钟周期并输出与时钟CLK同步的延迟信号。当将读取命令RDCMD或写入命令WTCMD施加到存储器设备时，被使能了的命令信号CMDS被输入。因此，在施加读取命令RDCMD或写入命令WTCMD之后，多个D触发器131至134的输出OUTlC至0UT4C —个时钟周期的间隔被使能。第一单位比特延迟单元140包括多个锁存器141至144和第三选择器145。第一单位比特延迟单元140将施加到第一单位比特延迟单元140的2比特地址中的第一比特ADD〈0>延迟。锁存器141至144分别对应于D触发器131至134。当与其对应的D触发器的输出被使能时，锁存器对输入其中的信号OUTlD至0UT4D进行储存和输出。第三选择器145从2比特地址的第一比特ADD〈0>和多个锁存器141至144的输出OUTlD至0UT4D中选择一个作为延迟地址的第一比特ADD〈0>_DEL。以此方式，可以以延迟命令信号CMDS被延迟的量来延迟2比特地址的第一比特ADD〈0>。简而言之，可以将2比特地址的第一比特ADD〈0>延迟等同于读取命令RDCMD或写入命令WTCMD被延迟的量。通过将接收到的2比特地址ADD〈0:1>的第二比特ADD〈1>延迟，第二单位比特延迟单元150生成延迟地址的第二比特ADD〈1>_DEL。第二单位比特延迟单元150的结构和操作与第一单位比特延迟单元140相同。图2为图I所示的D触发器和锁存器的框图。D触发器通过使输入信号I与时钟C同步来生成输出信号0 ;即，当输入信号I与时钟C同步时，D触发器通过将输入信号I延迟一个时钟周期来生成输出信号O。当复位信号RST被使能时，输出信号0被初始化。由于复位信号RST仅在初始化D触发器时才使用，所以在图I所示的D触发器框图中未示出施加复位信号RST的端子，并且其在任何随后的附图中也未示出。更具体地，输入信号I在时钟C的下降沿处通过第一传输门201以储存在第一储存器202中。储存在第一储存器202中的值在时钟C的上升沿处通过第二传输门203以储存在第二储存器204中。将储存的值传输作为输出信号O。锁存器储存输入信号I，并在传递信号(pass signal) S被使能时将其输出作为输出信号O。更具体地，当传递信号S被使能时，输入信号I通过反相器205并被储存在储存器206中。输入信号I被传输作为输出信号O。在本文中，D触发器中所包括的逻辑门的数量比锁存器中所包括的逻辑门的数量多得多。因此，D触发器比锁存器具有更大的电路面积。另外，D触发器比锁存器消耗更大的电流。然而，D触发器可以将输入信号I延迟一个时钟周期，而锁存器只有在将D触发器的输出信号0用作传递信号S时才可以将输入信号I延迟一个时钟周期。现有的存储器设备的潜伏时间控制电路包括读取命令延迟单元110、写入命令延 迟单元120和延迟控制单元130，并且读取命令延迟单元110、写入命令延迟单元120和延迟控制单元130中的每个包括多个D触发器。因此，存储器设备的潜伏时间控制电路的面积和电流消耗较大。用于延迟两个不同信号的延迟电路包括分别对所述两个信号进行延迟的两个延迟单元，并且各个延迟单元包括多个D触发器。因此，可能出现与现有的存储器设备的潜伏时间控制电路相同的缺点。
发明内容
本发明的一个实施例涉及对于通过共享延迟单元来延迟不同的信号而具有减小了的面积和电流消耗的延迟电路。根据本发明的一个实施例，一种延迟电路包括延迟单元，被配置为将对应于第一信号或第二信号的传输信号延迟来生成延迟传输信号；判别信号生成单元，被配置为生成表示传输信号是对应于第一信号还是第二信号的判别信号；以及延迟信号生成单元，被配置为响应于判别信号来输出延迟传输信号作为第一延迟信号或第二延迟信号。根据本发明的另一个实施例，一种存储器设备的潜伏时间控制电路包括命令信号延迟单元，被配置为通过将对应于读取命令或写入命令的命令信号延迟潜伏时间来生成延迟命令信号；判别信号生成单元，被配置为用于生成表示命令信号是对应于读取命令还是写入命令的判别信号；以及延迟命令生成单元，被配置为响应于判别信号来输出延迟命令信号作为延迟读取命令或延迟写入命令。根据本发明的又一个实施例，一种存储器设备的潜伏时间控制电路可以包括命令延迟单元，被配置为通过将读取命令和写入命令之中的输入命令延迟潜伏时间来生成延迟命令；以及命令判别单元，被配置为判别读取命令和写入命令之中的哪个命令被输入命令延迟单元。根据本发明的再一个实施例，一种延迟信号的方法包括当施加第一信号或第二信号时，生成对应于信号的传输信号；生成表不传输信号对应于第一信号和第二信号之中的哪一个信号的判别信号；通过将传输信号延迟来生成延迟传输信号；以及响应于判别信号来将延迟传输信号输出作为第一延迟信号或第二延迟信号。
图I为现有的存储器设备的潜伏时间控制电路的框图；图2示出图I所示的D触发器和锁存器的结构；图3为根据本发明的一个实施例的延迟电路的框图；图4为图3所示的延迟单元310的框图；图5为图3所示的判别信号生成单元320的框图；图6为图3所示的延迟信号生成单元330的框图；图7为图3所示的附加信号延迟单元340的框图；
图8为根据本发明的一个实施的延迟信号的方法的流程图。
具体实施例方式下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以被实施为不同的形式并且不应被理解为局限于本文提出的实施例。另外，提供这些实施例以使本公开内容变得全面和完整，并且本领域的技术人员将完全理解本发明的范围。贯穿整个公开内容，在本发明的各个附图和实施例中，相同的附图标记表示类似的部件。图3为根据本发明的一个实施例的延迟电路的框图。参照图3，延迟电路包括延迟单元310、判别信号生成单元320和延迟信号生成单元330。延迟单元310通过将对应于第一信号SIGl或第二信号SIG2的传输信号SIG延迟来生成延迟传输信号SIG_DEL。判别信号生成单兀320生成指不传输信号SIG对应于第一信号SIGl和第二信号SIG2之中的哪个信号的判别信号DIS。延迟信号生成单元330响应于判别信号DIS来输出延迟传输信号SIG_DEL作为第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL。另外，延迟电路还包括用于通过将第三信号SIG3延迟来生成第三延迟信号SIG3_DEL的附加信号延迟单元340。第三延迟信号被延迟所述传输信号SIG被延迟的延迟量，以使其成为延迟传输信号SIG_DEL。下文将参照图3描述延迟电路的操作。图3的延迟电路通过将第一信号SIGl延迟来生成第一延迟信号SIG1_DEL，通过将第二信号SIG2延迟来生成第二延迟信号SIG2_DEL，并通过将第三信号SIG3延迟第一信号SIGl或第二信号SIG2被延迟的延迟量来生成第三延迟信号SIG3_DEL。例如，所述延迟值的范围可以为0至4时钟周期。延迟值为第一延迟信号SIG1_DEL、第二延迟信号SIG2_DEL和第三延迟信号SIG3_DEL从输入信号延迟的时钟周期的数量，其中所述输入信号为第一信号SIG1、第二信号SIG2和第三信号SIG3。更具体地，延迟值是指延迟传输信号SIG_DEL与传输信号SIG相比被延迟了的时钟周期的数量、第一延迟信号SIG1_DEL与第一信号SIGl相比被延迟了的时钟周期的数量、第二延迟信号SIG2_DEL与第二信号SIG2相比被延迟了的时钟周期的数量以及第三延迟信号SIG3_DEL与第三信号SIG3相比被延迟了的时钟周期的数量。延迟单元310通过与时钟CLK同步地将传输信号SIG延迟来生成延迟传输信号SIG_DEL。当施加第一信号SIGl或第二信号SIG2时，传输信号SIG被使能。当用于将传输信号SIG延迟的延迟值大于0时钟周期时，基于延迟信息DEL来确定延迟值。延迟信息DEL可以为单比特或多比特数字信号，且延迟信息DEL的比特数取决于延迟值的范围。在图3中，描述了延迟传输信号SIG_DEL的延迟值的范围为0时钟到4时钟周期的示例性实施例。
当第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL的延迟值为0时钟周期时，不使用延迟传输信号SIG_DEL，并且既不生成第一延迟信号SIG1_DEL也不生成第二延迟信号SIG2_DEL。因此，当延迟值为0时钟周期时，延迟单元无需生成延迟传输信号SIG_DEL。输出OUTlA至0UT4A为延迟单元310中所包括的多个单位延迟器410至440的输出信号。稍后将参照图4描述单位延迟器410至440。判别信号生成单兀320生成指不传输信号SIG对应于第一信号SIGl和第二信号SIG2之中的哪个信号的判别信号DIS。对应于第一信号SIGl的传输信号SIG意味着响应于施加的第一信号SIGl而将传输信号SIG使能,而对应于第二信号SIG2的传输信号SIG意味着响应于施加的第二信号SIG2而将传输信号SIG使能。当响应于施加的第一信号SIGl而将传输信号SIG使能时,判别信号DIS可以具有第一值；而当响应于施加的第二信号SIG2而将传输信号SIG使能时,判别信号DIS可以具·有第二值。判别信号DIS的第一值和第二值彼此不同。将判别信号DIS延迟所述延迟传输信号SIG_DEL的延迟值，除非延迟值为0时钟周期；并且，将判别信号DIS传输到延迟信号生成单元330。延迟信号生成单元330响应于所述判别信号DIS来输出延迟传输信号SIG_DEL作为第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL。当判别信号DIS具有第一值——可
以为传输信号SIG对应于第一信号SIGl的情况-时，延迟信号生成单兀330输出延迟传
输信号SIG_DEL作为第一延迟信号SIG1_DEL ;而当判别信号DIS具有第二值——可以为传
输信号SIG对应于第二信号SIG2的情况-时，延迟信号生成单兀330输出延迟传输信号
SIG_DEL作为第二延迟信号SIG2_DEL。当施加第一信号SIGl或第二信号SIG2时，传输信号SIG被使能，并且延迟传输信号SIG_DEL被输出作为第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL。因此，第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL的延迟值与延迟传输信号SIG_DEL的延迟值相同。当第一延迟信号SIG1_DEL和第二延迟信号SIG2_DEL的延迟值为0时钟周期时，非延迟信号DELO被使能，并输出第一信号SIGl作为第一延迟信号SIG1_DEL，或输出第二信号SIG2作为第二延迟信号SIG2_DEL。更具体地，当延迟值为0时钟周期时，不是基于延迟传输信号SIG_DEL，而是基于第一信号SIGl或第二信号SIG2生成第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL。非延迟信号DELO为指示延迟值是否为0时钟周期的信号。当延迟值为0时钟周期时，非延迟信号DELO被使能。当延迟值非为0时钟周期，非延迟信号DELO被禁止。附加信号延迟单元340通过将第三信号SIG3延迟第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL的延迟值来生成第三延迟信号SIG3_DEL。第三信号SIG3与第一信号SIGl或第二信号SIG2 —起施加。为了使第三延迟信号SIG3_DEL的延迟值与第一延迟信号SIG1_DEL的延迟值或第二延迟信号SIG2_DEL的延迟值相同，附加信号延迟单元340基于延迟信息DEL和非延迟信号DELO来延迟第三信号SIG3。下文通过下列说明性目的的实例来描述图3所示的延迟电路的操作。当施加第一信号SIGl时,传输信号SIG被使能,并且延迟单兀310基于延迟信息DEL将传输信号SIG延迟延迟值以生成延迟传输信号SIG_DEL。判别信号生成单元320生成与延迟传输信号SIG_DEL具有相同延迟值的判别信号DIS。在当前的实例中，由于传输信号SIG对应于第一信号SIGl，所以判别信号DIS具有第一值。延迟信号生成单兀330响应于具有第一值的判别信号DIS来输出延迟传输信号SIG_DEL作为第一延迟信号SIG1_DEL。延迟传输信号SIG_DEL和判别信号DIS具有相同的延迟值，并这两个信号被传输到延迟信号生成单元330。另外，附加信号延迟单元340通过将第三信号SIG3延迟第一延迟信号SIG1_DEL的延迟值来生成第三延迟信号SIG3_DEL。当施加第二信号SIG2时,执行与施加第一信号SIGl时上相同的操作,不同之处仅为，判别信号DIS变为第二值，并且延迟信号生成单元330输出延迟传输信号SIG_DEL作为第二延迟信号SIG2_DEL。本发明的本实施例的延迟电路不具有与信号要被延迟的量相同数量的延迟单元。 例如，延迟电路并不是具有一个用于延迟第一信号SIGl的延迟单元和另一个独立的用于延迟第二信号SIG2的延迟单元。通过基于判别信号DIS来判别作为延迟信号的信号是第一信号SIGl还是第二信号SIG2，延迟电路包括用于所述两个信号的一个延迟单元。通过包括更少的延迟单元，延迟电路可以缩减其电路面积和功率消耗。判别信号DIS指示在延迟单兀310中延迟的传输信号SIG是第一信号SIGl还是第二信号SIG2。若传输信号SIG对应于第一信号SIG1,则延迟信号生成单兀330生成第一延迟信号SIG1_DEL。若传输信号SIG对应于第二信号SIG2，则延迟信号生成单元330生成第二延迟信号SIG2_DEL。以一个延迟单兀310来延迟传输信号SIG,而不管所述延迟信号是第一信号SIGl还是第二信号SIG2。图4为图3所示的延迟单元310的框图。参照图4，延迟单元310包括多个单位延迟器410至440和第一选择器450。单位延迟器410至440中的每个将输入信号延迟单位延迟器的单位延迟值，且各个单位延迟器输出延迟信号。第一选择器450响应于延迟信息DEL来选择单位延迟器410至450的输出OUTlA至0UT4A中的一个作为延迟传输信号SIG_DEL。单位延迟器410至440串联耦接，并且第一单位延迟器410的输入为传输信号SIG。下文参照图4描述延迟单元310的操作。单位延迟器410至440中的每个将输入信号延迟单位延迟器的单位延迟值，例如一个时钟周期，并且输出与时钟CLK同步的延迟信号。单位延迟器410至440中的每个可以包括D触发器。第一单兀延迟器410的输入为传输信号SIG,并且当输入传输信号SIG时，单位延迟器410至440的输出OUTlA至0UT4A以一个时钟周期的间隔被顺序地使能。第一选择器450基于延迟信息DEL从单位延迟器410至440的输出OUTlA至0UT4A中选择一个作为延迟传输信号SIG_DEL。例如，当基于延迟信息DEL的延迟值为两个时钟周期时，第一选择器450选择第二单位延迟器420的输出0UT2A作为延迟传输信号SIG_DEL。当基于延迟信息DEL的延迟值为四个时钟周期时，第一选择器450选择第四单位延迟器440的输出0UT4A作为延迟传输信号 SIG_DEL。延迟单元310将传输信号SIG延迟，判别信号生成单元320生成判别信号DIS，而附加信号延迟单元将第三信号SIG3延迟。下文将参照图5描述判别信号生成单元320的功能。图5为图3所示的判别信号生成单元320的框图。
参照图5，判别信号生成单元320包括信号发生器510和信号延迟器520。信号发生器510响应于第一信号SIGl或第二信号SIG2来生成初步判别信号PRE_DIS。信号延迟器520通过将初步判别信号PRE_DIS延迟与传输信号SIG被延迟以成为延迟传输信号SIG_DEL的量相等的量来生成判别信号DIS。信号延迟器520包括多个第一储存器521至524和第二选择器525。第二选择器525响应于延迟信息DEL来选择第一储存器521至524中的一个的输出作为判别信号DIS。多个第一储存器521至524分别对应于单位延迟器410至440。当单位延迟器410至440中的单位延迟器的输出被使能时，对应于所述单位延迟器的第一储存器储存从相应的单位储存器输入的信号并将输出信号OUTlB至0UT4B输出。第一储存器521至524彼此串联耦接，并且输入第一储存器521的信号为初步判别信号PRE_DIS。下文参照图5描述判别信号生成单元320的操作。信号发生器510响应于第一信号SIGl而使初步判别信号PRE_DIS的值为第一值， 而响应于第二信号SIG2而使初步判别信号PRE_DIS的值为第二值。信号发生器510可以包括RS锁存器,且可以将第一信号SIGl施加到RS锁存器的设定输入S,并可以将第二信号SIG2施加到RS锁存器的复位输入R。初步判别信号PRE_DIS可以为RS锁存器的输出Q。在使用RS锁存器的实施例中，第一值的逻辑电平可以为高而第二值的逻辑电平可以为低。下文将描述第一值为逻辑高电平而第二值为逻辑低电平的实例。第一储存器521至524分别对应于单位延迟器410至440。当单位延迟器的输出被使能时，多个第一储存器521至524中对应于所述单位延迟器的第一储存器储存输入至其输入端I的信号并将输入信号输出到其输出端O。将对应于第一储存器521至524的单位延迟器的输出OUTlA至0UT4A输入至多个储存器521至534中的第一储存器的传递端(pass end) S0在图5所示的实施例中，多个第一储存器521至524可以为锁存器。例如，将单位延迟器420的输出0UT2A输入于第一储存器522的传递端S，并且当单位延迟器420的输出0UT2A被使能时，第一储存器522储存输入至其输入端I的信号并将输入信号输出到储存器输出端O。作为另一个实例，将单位延迟器440的输出0UT4A输入于第一储存器524的传递端S，并且当单位延迟器440的输出0UT4A被使能时，第一储存器524储存输入至其输入端I的信号并将输入信号输出到储存器输出端O。更具体地，当多个单位延迟器410至440的输出OUTlA至0UT4A中的一个输出被使能时，与具有输出被使能的单位延迟器相对应的多个第一储存器521至524的输出OUTlB至0UT4B也被使能。因此，多个第一储存器521至524的输出OUTlB至0UT4B具有与多个单位延迟器410至440的输出OUTlA至0UT4A相同的延迟值。第二选择器525基于延迟信息DEL选择多个第一储存器521至524的输出OUTlB至0UT4B中的一个输出作为判别信号DIS。判别信号DIS为通过基于延迟信息DEL延迟初步判别信号PRE_DIS而获得的信号。因此，判别信号DIS具有与延迟传输信号SIG_DEL相同的延迟值，且判别信号DIS与延迟传输信号SIG_DEL —起被施加到延迟信号生成单元330。当延迟值为0时钟周期时，输出第一信号SIGl作为第一延迟信号SIG1_DEL，并输出第二信号SIG2作为第二延迟信号SIG2_DEL。因此，当延迟值为0时钟周期时，无需生成判别信号DIS。图6为图3所示的延迟信号生成单元330的框图。
参照图6，延迟信号生成单元330包括第一延迟信号发生器610和第二延迟信号发生器620。当传输信号SIG对应于第一信号SIGl时,第一延迟信号发生器610将延迟传输信号SIG_DEL作为第一延迟信号SIG1_DEL传输。如图6所示，当非延迟信号DELO被使能时，第一延迟信号发生器610输出第一信号SIGl作为第一延迟信号SIG1_DEL。当传输信号SIG对应于第二信号SIG2时,第二延迟信号发生器620传输延迟传输信号SIG_DEL作为第二延迟信号SIG2_DEL。如图6所示，当非延迟信号DELO被使能时，第二延迟信号发生器620输出第二信号SIG2作为第二延迟信号SIG2_DEL。下文参照图6描述延迟信号生成单元330的操作。第一延迟信号发生器610包括第一传输门611、第一反相器612和第一与非门613。当传输信号SIG对应于第一信号SIG1，判别信号DIS处于逻辑高电平，并且禁用非延迟信号DELO时,延迟传输信号SIG_DEL经由第一与非门613和第一传输门611被传输作为第一延迟信号SIG1_DEL。当传输信号SIG对应于第一信号SIGl并且非延迟信号DELO被使能时，第一信号SIGl被传输作为第一延迟信号SIG1_DEL。第二延迟信号发生器620包括第二传输门621、第二反相器622和第二与非门623。当传输信号SIG对应于第二信号SIG2，判别信号DIS处于逻辑低电平，并且非延迟信号DELO被禁止时，延迟传输信号SIG_DEL经由第二与非门623和第二传输门621被传输作为第二延迟信号SIG2_DEL。当传输信号SIG对应于第二信号SIG2并且非延迟信号DELO被使能时，第二信号SIG2被传输作为第二延迟信号SIG2_DEL。当延迟值非为0时钟周期时，延迟信号生成单元330基于延迟传输信号SIG_DEL生成第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL。当延迟值为0时钟周期时，延迟信号生成单元330输出第一信号SIGl作为第一延迟信号SIG1_DEL，或者输出第二信号SIG2 作为第二延迟信号SIG2_DEL。当延迟值为0时钟周期时，延迟信号生成单元330并非必须始终输出第一信号SIGl作为第一延迟信号SIG1_DEL且输出第二信号SIG2作为第二延迟信号SIG2_DEL。例如，可以将传输信号SIG和非延迟信号DELO输入第一选择器450。当非延迟信号DELO在延迟单元310的第一选择器450中被使能且第一选择器450选择传输信号SIG作为延迟传输信号SIG_DEL时,延迟信号生成单兀330可以基于延迟传输信号SIG_DEL来生成第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL，且传输信号SIG_DEL的延迟值将为0时钟周期。在本实施例中，可以将初步判别信号PRE_DIS和非延迟信号DELO输入第二选择器525。当判别信号生成单元320的第二选择器525选择初步判别信号PRE_DIS作为判别信号DIS时，延迟传输信号SIG_DEL和判别信号DIS以延迟值为0时钟周期输入延迟信号生成单元330。在本实施例中，延迟信号生成单兀330不包括用于将第一信号SIGl或第二信号SIG2输出为第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL的结构。图7为图3所示的附加信号延迟单元340的框图。参照图7，附加信号延迟单元340包括多个第二储存器710至740和第三选择器750。第三选择器750响应于非延迟信号DELO和延迟信息DEL来选择第二储存器710至740中的一个的输出作为所述第三延迟信号。多个第二储存器710至740分别对应于单位延迟器410至440。当单位延迟器410至440中的单位延迟器的输出被使能时，对应于所述单位延迟器的第二储存器储存从相应的第二储存器输入的信号并将输出信号OUTlC至0UT4C输出。第二储存器710至740彼此串联耦接，并且输入于第二储存器710的信号为第三信号SIG3。下文参照图7描述附加信号延迟单元340的操作。第二储存器710至740分别对应于单位延迟器410至440。另外，当单位延迟器的输出被使能时，多个第二储存器710至740中对应于所述单位延迟器的第二储存器储存输入至其输入端I的信号并将输入信号输出到第二储存器输出端O。将对应于第一储存器710至740的单位延迟器的输出OUTlA至0UT4A输入于第二储存器710至740中的所述第二储存器的传递端S。在图5所示的实施例中，多个第二储存器710至740可以为锁存器。例如，将单位延迟器420的输出0UT2A输入至第二储存器720的传递端S，并且当单位延迟器420的输出0UT2A被使能时，第二储存器720储存输入至第二储存器输入端I的信号并将输入信号输出到第二储存器输出端O。作为另一个实例，将单位延迟器440的输出0UT4A输入至第二储存器740的传递端S，并且当单位延迟器440的输出0UT4A被使能时，第二储存器740储存输入至第二储存器输入端I的信号并将输入信号输出到第二储存器输 出端O。更具体地，当多个单位延迟器410至440的输出OUTlA至0UT4A中的一个输出被使能时，与具有被使能的输出的单位延迟器相对应的输出OUTlC至0UT4C也被使能。因此，多个第二储存器710至740的输出OUTlC至0UT4C具有与多个单位延迟器410至440的输出OUTlA至0UT4A相同的延迟值。第三选择器750基于非延迟信号DELO和延迟信息DEL来选择第三信号SIG3和多个第二储存器710至740的输出OUTlC至0UT4C中的一个输出作为第三延迟信号SIG3_DEL。具体地，当延迟值为0时钟周期时(当非延迟信号DELO使能时)，将第三信号SIG3作为所述第三延迟信号SIG3_DEL传输。与第一信号SIGl和第二信号SIG2 —起施加第三信号SIG3。第三延迟信号SIG3_DEL的延迟值与第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL的延迟值相同。如上文参照图3至7所描述，单位延迟器410至440可以为D触发器，并且多个第一储存器521至524和多个第二储存器710至740可以为锁存器。根据本发明实施例的延迟电路可以使用判别信号DIS并利用一个延迟单元310来延迟第一信号SIGl和第二信号SIG2，其中判别信号DIS将第一信号SIGl和第二信号SIG2彼此区分开。在根据本发明实施例的延迟电路中，与现有的延迟电路相比，可以缩减延迟电路的面积和电流消耗。再参照图3至7，描述根据本发明的上述实施例的存储器设备的潜伏时间控制电路。参照图3，存储器设备的潜伏时间控制电路包括命令信号延迟单元310、判别信号生成单元320和延迟命令生成单元330。命令信号延迟单元310通过将命令信号SIG延迟潜伏时间来生成延迟传输信号SIG_DEL。命令信号SIG对应于读取命令SIGl或写入命令SIG2。判别信号生成单元320生成表示命令信号SIG对应于读取命令SIGl和写入命令SIG2之中的哪个命令的判别信号DIS。延迟命令生成单元330响应于所述判别信号DIS来输出延迟命令信号SIG_DEL作为延迟读取命令SIG1_DEL或延迟写入命令SIG2_DEL。另外，潜伏时间控制电路还包括通过将与读取命令SIGl或写入命令SIG2 —起施加的地址信号SIG3延迟潜伏时间来生成延迟地址信号SIG3_DEL的地址延迟单元340。潜伏时间是指为参照图3至7所述的延迟值。图3所示的存储器设备的潜伏时间控制电路示出了其中地址SIG3为一个比特的实施例。当地址信号SIG3中的比特数增加时，附加与附加信号延迟单元340具有相同的结构和操作的另一个地址延迟电路。为大于地址信号SIG3的一个比特的每个附加比特添加一个附加信号延迟单元。另外，潜伏时间可以为附加潜伏时间。 延迟命令生成单元330在命令信号SIG对应于读取命令SIGl时输出延迟命令信号SIG_DEL作为延迟读命令SIG1_DEL，而在命令信号SIG对应于写入命令SIG2时输 出延迟命令信号SIG_DEL作为延迟写入命令SIG2_DEL。当潜伏时间为0时，延迟命令生成单元330输出读取命令SIGl作为延迟读取命令SIG1_DEL，或输出写入命令SIG2作为延迟写入命令 SIG2_DEL。将判别信号DIS从读取命令SIGl或写入命令SIG2延迟潜伏时间。在根据本发明实施例的潜伏时间控制电路中，读取命令SIGl对应于第一信号SIGl，而写入命令SIG2对应于第二信号SIG2。命令信号SIG对应于传输信号SIG，而地址SIG3对应于第三信号SIG3。另外，延迟读取命令SIG1_DEL对应于第一延迟信号SIG1_DEL，而延迟写入命令SIG2_DEL对应于第二延迟信号SIG2_DEL，并且延迟地址SIG3_DEL对应于第三延迟信号SIG3_DEL。延迟命令信号SIG_DEL对应于延迟传输信号SIG_DEL。存储器设备的潜伏时间控制电路与参照图3至7所述的延迟电路具有相同的结构和操作。再参照图3至7，描述本发明的另一个实施例的存储器设备的潜伏时间控制电路。参照图3，潜伏时间控制电路包括命令延迟单元310以及命令判别单元320和330。命令延迟单元310通过将读取命令SIGl或写入命令SIG2延迟来生成延迟命令。命令判别单元320判别输入于命令延迟单元310的命令是读取命令SIGl还是写入命令SIG2。潜伏时间控制电路还包括用于通过将与读取命令SIGl或写入命令SIG2 —起输入的地址信号SIG3延迟潜伏时间来生成延迟地址SIG3_DEL的地址延迟单元340。图3所示的判别信号生成单元320和延迟信号生成单元330对应于判别在延迟单元310中延迟的命令是读取命令SIGl还是写入命令SIG2的结构。换句话说，施加的命令在命令延迟单元310中被延迟。在命令判别单元320中判别延迟命令是读取命令SIGl还是写入命令SIG2。由于响应于读取命令SIGl的存储器设备的操作与响应于写入命令SIG2的存储器设备的操作不同，可分开地设计用于延迟读取命令SIGl的结构和用于延迟写入命令SIG2的结构。根据本发明的一个实施例，命令判别单元320判别要由命令延迟单元310延迟的命令的类型。因此，读取命令SIGl和写入命令SIG2都可以由命令延迟单元310。当命令判别单元320的判别结果指示输入命令延迟单元310的命令为读取命令SIGl时，在命令延迟单元310中生成的延迟命令SIG_DEL为延迟读取命令SIG1_DEL。另一方面，当命令判别单元320的判别结果指示输入命令延迟单元310的命令为写入命令SIG2时，在命令延迟单元310中生成的延迟命令SIG_DEL为延迟写入命令SIG2_DEL。延迟读取命令SIG1_DEL和延迟写入命令SIG2_DEL均被延迟潜伏时间。图8为描述根据本发明的一个实施例的延迟信号的方法的流程图。
参照图8，所述信号延迟方法包括在步骤S801，当施加第一信号SIGl或第二信号SIG2时，生成对应于施加的信号的传输信号SIG ;在步骤S802，生成表示传输信号SIG对应于第一信号SIGl和第二信号SIG2之中的哪个信号的判别信号DIS ;在步骤S803，通过将传输信号SIG延迟来生成延迟传输信号SIG_DEL ;以及响应于所述判别信号DIS，输出延迟传输信号SIG_DEL作为第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL。下文参照图3至8描述根据本发明上述实施例的延迟信号的方法。当信号的延迟操作开始并且施加第一信号SIGl或第二信号SIG2时，在步骤S801中生成对应于施加的信号的传输信号SIG，该步骤被称为传输信号生成步骤S801。在步骤S802中，生成判别信号DIS，该步骤在下文中被称为判别信号生成步骤S802。判别信号DIS表不传输信号SIG对应于第一信号SIGl和第二信号SIG2之中的哪个信号。随后,在步骤S803中通过将生成的传输信号SIG延迟来生成延迟传输命令SIG_DEL，该步骤被称为延迟传输命令生成步骤S803。 在根据本发明的上述实施例的延迟信号的方法中，必须在传输信号生成步骤S801之后执行延迟传输命令生成步骤S803。然而，并非必须在传输信号生成步骤S801之前或之后执行生成步骤S802，并且并非必须在延迟传输命令生成步骤S803之前或之后执行判别信号生成步骤S802。可以在执行传输信号生成步骤S801或延迟传输命令生成步骤S803的同时执行判别信号生成步骤S802。当传输信号SIG对应于第一信号SIGl时，延迟传输信号SIG_DEL从A移向步骤S804并且在步骤S804中输出第一延迟信号SIG1_DEL，该步骤被称为第一延迟信号生成步骤S804。另一方面，当传输信号SIG对应于第二信号SIG2时，延迟传输信号SIG_DEL从A移向步骤S805并且在步骤S805中输出第二延迟信号SIG2_DEL，该步骤被称为第二延迟信号生成步骤S805。当延迟值为0时钟周期时，逻辑流并非必须经历图8所示的所有步骤。可以跳过传输信号生成步骤S801、判别信号生成步骤S802和延迟传输命令生成步骤S803，并且可以立即执行第一延迟信号生成步骤S804或第二延迟信号生成步骤S805而不执行步骤S801 S803。不执行步骤S801 S803是因为延迟电路可以输出第一信号SIGl作为第一延迟信号SIG1_DEL并且可以输出第二信号SIG2作为第二延迟信号SIG2_DEL。延迟电路还可以生成传输信号SIG并且随后将传输信号SIG输出为延迟命令SIG_DEL，并且随后基于判别信号DIS和延迟命令SIG_DEL来生成第一延迟信号SIG1_DEL或第二延迟信号SIG2_DEL。根据本发明的上述实施例的信号延迟方法的特征与参照图3至7所描述的延迟电路的特征相同。藉由实施判别信号并使用一个延迟单元来延迟多个不同的信号，本发明通过判别将通过延迟单元延迟的信号的类型来缩减包括延迟单元的电路的面积和电流消耗。尽管已根据特定的实施例描述了本发明，但是本领域的技术人员将易于理解的是，可以对本发明做出各种变化和修改，而不背离如附加的权利要求所限定的本发明的精神和范围。
权利要求
1.一种延迟电路，包括 延迟单元，被配置为通过将对应于第一信号或第二信号的传输信号延迟来生成延迟传输信号; 判别信号生成单元，被配置为生成表示所述传输信号是对应于所述第一信号和所述第二信号之中的哪一个信号的判别信号；以及 延迟信号生成单元，被配置为响应于所述判别信号来输出所述延迟传输信号作为第一延迟信号或第二延迟信号。
2.如权利要求I所述的延迟电路，其中，当所述传输信号对应于所述第一信号时，所述延迟信号生成单元将所述延迟传输信号输出为所述第一延迟信号；而当所述传输信号对应于所述第二信号时，所述延迟信号生成单元将所述延迟传输信号输出为所述第二延迟信号。
3.如权利要求I所述的延迟电路，其中，当非延迟信号被使能时，所述延迟信号生成单元将所述第一信号输出为所述第一延迟信号，或者将所述第二信号输出为所述第二延迟信号。
4.如权利要求I所述的延迟电路，其中，所述第一延迟信号为通过将所述第一信号延迟所述传输信号被延迟的延迟量而获得的信号，而所述第二延迟信号为通过将所述第二信号延迟所述传输信号被延迟的延迟量而获得的信号。
5.如权利要求I所述的延迟电路，其中，所述延迟单元包括 多个单位延迟器，所述多个单位延迟器中的每个基于单元延迟值来将输入信号延迟并输出所述输入信号；以及 第一选择器，用于响应于延迟信息从所述多个单位延迟器中选择一个单位延迟器的输出作为所述延迟传输信号； 其中，所述多个单位延迟器串联耦接，并且所述多个单位延迟器中的第一单位延迟器的输入为所述传输信号。
6.如权利要求5所述的延迟电路，其中，所述判别信号生成单元包括 信号发生器，用于响应于所述第一信号或所述第二信号来生成初步判别信号；以及信号延迟器，用于通过将所述初步判别信号延迟所述传输信号被延迟的延迟量而生成所述判别信号。
7.如权利要求6所述的延迟电路，其中，所述信号延迟器包括 多个第一储存器；以及 第二选择器，用于响应于所述延迟信息来选择所述多个第一储存器中的一个第一储存器的输出作为所述判别信号； 其中，所述多个第一储存器分别对应于所述多个单位延迟器，并且当所述多个单位延迟器中的单位延迟器的输出被使能时，对应于所述单位延迟器的第一储存器储存并输出被输入其中的输入信号；并且 所述多个第一储存器串联耦接，并且输入于所述多个第一储存器中的第一个第一储存器的信号为所述初步判别信号。
8.如权利要求3所述的延迟电路，其中，所述延迟信号生成单元包括 第一延迟信号发生器，用于在所述传输信号对应于所述第一信号时输出所述延迟传输信号作为所述第一延迟信号，而在所述非延迟信号被使能时输出所述第一信号作为所述第一延迟信号；以及 第二延迟信号发生器，用于在所述传输信号对应于所述第二信号时输出所述延迟传输信号作为所述第二延迟信号，而在所述非延迟信号被使能时输出所述第二信号作为所述第二延迟信号。
9.如权利要求5所述的延迟电路，还包括 附加信号生成单元，用于通过将与所述第一信号或所述第二信号一起施加的第三信号延迟所述传输信号被延迟的延迟量了生成第三延迟信号。
10.如权利要求9所述的延迟电路，其中，当所述非延迟信号被使能时，所述附加信号 生成单元输出所述第三信号作为所述第三延迟信号。
11.如权利要求10所述的延迟电路，其中，所述附加信号生成单元包括 多个第二储存器；以及 第三选择器，用于响应于所述非延迟信号和所述延迟信息来选择所述多个第二储存器中的一个第二储存器的输出作为所述第三延迟信号； 其中，所述多个第二储存器分别对应于所述多个单位延迟器，并且当所述多个单位延迟器中的单位延迟器的输出被使能时，对应于所述单位延迟器的第二储存器储存并输出被输入其中的输入信号；并且 所述多个第二储存器串联耦接，并且输入于所述多个第一储存器中的第一个第二储存器的信号为所述第三信号。
12.如权利要求11所述的延迟电路，其中，所述多个单位延迟器为D触发器，并且所述多个第一储存器和所述多个第二储存器为锁存器。
13.—种存储器设备的潜伏时间控制电路,包括 命令信号延迟单元，被配置为通过将对应于读取命令或写入命令的命令信号延迟潜伏时间来生成延迟命令信号； 判别信号生成单元，被配置为生成表示所述命令信号对应于所述读取命令或所述写入命令之中的哪个信号的判别信号；以及 延迟命令生成单元，被配置为响应于所述判别信号来输出所述延迟命令信号作为延迟读取命令或延迟写入命令。
14.如权利要求13所述的潜伏时间控制电路，其中，当所述命令信号对应于所述读取命令时，所述延迟命令生成单元输出所述延迟命令信号作为所述延迟读取命令，而当所述命令信号对应于所述写入命令时，所述延迟命令生成单元输出所述延迟命令信号作为所述延迟写入命令。
15.如权利要求13所述的潜伏时间控制电路，其中，当所述潜伏时间为0时，所述延迟命令生成单元输出所述读取命令作为所述延迟读取命令或输出所述写入命令作为所述延迟写入命令。
16.如权利要求13所述的潜伏时间控制电路，其中，所述判别信号为从所述读取命令或所述写入命令延迟所述潜伏时间的信号。
17.如权利要求13所述的潜伏时间控制电路，还包括 地址延迟单元，被配置为通过将与所述读取命令或所述写入命令一起施加的地址延迟所述潜伏时间了生成延迟地址。
18.如权利要求13所述的潜伏时间控制电路，其中，所述潜伏时间为附加潜伏时间。
19.一种存储器设备的潜伏时间控制电路,包括 命令延迟单元，被配置为通过将读取命令和写入命令之中的输入命令延迟潜伏时间来生成延迟命令；以及 命令判别单元，被配置为判别所述读取命令和写入命令之中的哪个命令被输入于所述命令延迟单元。
20.如权利要求19所述的潜伏时间控制电路，其中，当所述命令判别单元的判别结果表明输入于所述命令延迟单元的命令为所述读取命令时，在所述命令延迟单元中生成的所述延迟命令为通过将所述读取命令延迟所述潜伏时间而获得的延迟读取命令；而当所述命令判别单元的判别结果表明输入于所述命令延迟单元的命令为所述写入命令时，在所述命令延迟单元中生成的所述延迟命令为通过将所述写入命令延迟所述潜伏时间而获得的延迟写入命令。
21.如权利要求19所述的潜伏时间控制电路，还包括 地址延迟单元，被配置为通过将与所述读取命令或所述写入命令一起输入的地址延迟所述潜伏时间来生成延迟地址。
22.—种延迟信号的方法，包括以下步骤 当施加第一信号或第二信号时，生成对应于信号的传输信号； 生成表示所述传输信号对应于所述第一信号和所述第二信号之中的哪一个信号的判别信号； 通过延迟所述传输信号来生成延迟传输信号；以及 响应于所述判别信号来输出所述延迟传输信号作为第一延迟信号或第二延迟信号。
23.如权利要求22所述的方法，其中，当所述传输信号对应于所述第一信号时，输出所述延迟传输信号作为所述第一延迟信号；而当所述传输信号对应于所述第二信号时，输出所述延迟传输信号作为所述第二延迟信号。
24.如权利要求23所述的方法，其中，若潜伏时间为零，则输出所述第一信号或所述第二信号作为所述第一延迟信号或所述第二延迟信号。
全文摘要
一种延迟电路，包括延迟单元，被配置为通过将对应于第一信号或第二信号的传输信号延迟来生成延迟传输信号；判别信号生成单元，被配置为表示所述传输信号对应于所述第一信号和所述第二信号之中的哪一个信号的生成判别信号；以及延迟信号生成单元，被配置为响应于所述判别信号来输出所述延迟传输信号作为第一延迟信号或第二延迟信号。
文档编号H03K5/13GK102751966SQ20121011577
公开日2012年10月24日 申请日期2012年4月19日 优先权日2011年4月21日
发明者黄正太 申请人:海力士半导体有限公司