专利名称：一种双边沿d触发器的制作方法
技术领域：
本发明涉及D触发器技术领域，特别涉及一种双边沿D触发器。
背景技术：
图Ia c是一种现有隐式脉冲型双边沿D触发器的结构示意图，如图Ia c所述，该现有D触发器包括a)时钟反相信号产生电路；b)预充求值电路；c)锁存电路。首先，系统时钟信号通过四级反相器得到一组与系统时钟有关的信号(CLK、CLKB、CLK3和CLKB3)，其时序关系图如图2所示。
然后，用这四个信号分别控制Mn5 Mn8四个NMOS(N-Mental-Oxide-Semiconductor, N型金属-氧化物-半导体)管，利用NMOS管高电平导通、低电平关断的特性，产生一个可以控制触发器预充求值电路放电的脉冲信号，即在系统时钟的上升沿附近，系统时钟信号CLK和经过3级反相器后的反信号CLK3均为高电平，Mn5和Mn6均导通，预充求值电路可以通过左侧支路放电；在系统时钟下降沿附近，在很短暂的一段时间内，CLKB和CLK3B同时为高电平，Mn7和Mn8管均导通，预充求值电路可以通过右侧支路放电。该现有D触发器放电的周期为时钟周期的一半，即在时钟的上升沿和下降沿附近均会放电，整个电路的工作时序类似图2中的脉冲信号，因此称为隐式脉冲型双边沿D触发器。经过以上分析可以看出，图Ia c中所示的隐式脉冲双边沿D触发器电路虽然可以正确完成D触发器的逻辑功能，但是在其工作过程中性能并不完善，主要存在着以下几个问题速度问题，当触发器受到输入逻辑信号控制需要进行输出状态转换时，后级锁存电路需要等待Set (或Reset)点信号放电完成后才能进行逻辑状态翻转,而Set (或Reset)点均需要经过4个串联的NMOS管进行放电，放电速度很慢。而预充管(Mpl和Mp2)处于导通状态，也会进一步影响Set和Reset点的放电速度。功耗问题，首先该触发器电路为动态电路，预充管Mpl和Mp2由低电平控制，一直处于导通状态，当预充求值电路需要进行放电时，会产生短路电流，增加短路功耗。此外，时钟反相信号产生电路受到系统时钟信号控制，跳变率非常高，动态功耗非常大。有时，四级的时钟反相信号产生电路所产生的延时并不能满足预充求值电路的放电时间要求，需要增加更多的反相器串联结构，动态功耗会进一步增大。再有，由于Set和Reset放电速度慢，锁存电路在输出信号对输入信号响应的过程中状态翻转很慢，所消耗的动态功耗也会增大。综合以上因素从整体来看，该D触发器电路的功耗损失非常大。工作可靠性问题，隐式脉冲触发器的脉冲信号在触发器电路内部生成，如图Ib中的Mn5 Mn8,因此脉冲信号的宽度很难控制,依赖于时钟反相信号产生电路的输出信号，因此在工作过程中无法调整,工作的可靠性不高。综合以上分析可以看出，这种现有的隐式脉冲型双边沿D触发器，并不能满足数字电路发展的高速度、低功耗的要求。
发明内容
(一)要解决的技术问题本发明要解决的技术问题是如何提供一种双边沿D触发器，以提高反应速度，降低运行功耗。(二)技术方案为解决上述技术问题，本发明提供一种双边沿D触发器，其包括互相连接的控制电路和求值电路；
所述控制电路，用于在时钟信号的作用下产生控制信号；所述求值电路，用于在所述时钟信号和所述控制信号的共同作用下进行求值运算，实现双边沿触发的逻辑功能。优选地，所述控制电路包括左控制电路和右控制电路；所述左控制电路，用于在所述时钟信号作用下产生第一控制信号和第三控制信号;所述右控制电路，用于在所述时钟信号作用下产生第二控制信号和第四控制信号。优选地，所述左控制电路包括第一 PMOS管mpl、第二 PMOS管mp2、第一 NMOS管mnl、第二 NMOS 管 mn2 ； 所述第一 PMOS管mpI的源极接电源电压Vdd，栅极接时钟源CLK，漏极接第一控制信号端Cl ；所述第二 PMOS管mp2的源极接所述第一控制信号端Cl，栅极接第一输入信号端D,漏极接所述第一 NMOS管mnl的漏极；所述第一 NMOS管mnl的栅极接第二输出信号端QB，源极接第三控制信号端C3 ；所述第二 NMOS管mn2的漏极接所述第三控制信号端C3，栅极接所述时钟源CLK，源极接地Gnd。优选地，所述右控制电路包括第三PMOS管mp3、第四PMOS管mp4、第三NMOS管mn3、第四 NMOS 管 mn4 ；所述第三PMOS管mp3的源极接电源电压Vdd，栅极接时钟源CLK，漏极接第二控制信号端C2 ；所述第四PMOS管mp4的源极接所述第二控制信号端C2，栅极接第二输入信号端DB，漏极接所述第三NMOS管mn3的漏极；所述第三NMOS管mn3的栅极接第一输出信号端Q，源极接第四控制信号端C4 ；所述第四NMOS管mn4的漏极接所述第四控制信号端C4，栅极接所述时钟源CLK，源极接地Gnd。优选地，所述求值电路包括第五PMOS管mp5、第六PMOS管mp6、第七PMOS管mp7、第八PMOS管mp8、第九PMOS管mp9、第一二极管Dl、第二二极管D2、第五NMOS管mn5、第六NMOS管mn6、第七NMOS管mn7、第八NMOS管mn8和第九NMOS管mn9 ； 所述第五PMOS管mp5的源极接电源电压Vdd，栅极接时钟源CLK，漏极接所述第六PMOS管mp6的源极和所述第八PMOS管mp8的源极；所述第六PMOS管mp6的栅极接第一输入信号端D,漏极接所述第七PMOS管mp7的源极；所述第七PMOS管mp7的栅极接第四控制信号端C4，漏极接第二输出信号端QB ；所述第一二极管Dl的阳极和所述第二二极管D2的阴极均连接所述第二输出信号端QB ； 所述第七NMOS管mn7的漏极接所述第二输出信号端QB，栅极接第一控制信号端Cl，源极接所述第六NMOS管mn6的漏极；所述第六匪OS管mn6的栅极接第一输入信号端D,源极接所述第五NMOS管mn5的漏极；所述第五NMOS管mn5的栅极接所述时钟源CLK，源极接地Gnd ；所述第八PMOS管mp8的栅极接第二输入信号端DB，漏极接所述第九PMOS管mp9的源极；所述第九PMOS管mp9的栅极接第三控制信号端C3，漏极接第一输出信号端Q ；所述第一二极管Dl的阴极和所述第二二极管D2的阳极均连接所述第一输出信号端Q ；所述第九NMOS管mn9的漏极接所述第一输出信号端Q，栅极接第二控制信号端C2，源极接所述第八NMOS管mn8的漏极；所述第八NMOS管mn8的栅极接第二输入信号端DB,源极接所述第五NMOS管mn5的漏极。(三)有益效果本发明的双边沿D触发器，采用单相时钟控制，既能稳定地在时钟信号的上升沿和下降沿完成输出信号对输入信号的响应，又提高了工作速度，降低了功耗，是一种功能完善、性能良好的双边沿D触发器，在数字电路中具有广泛的应用前景。
图Ia c是一种现有隐式脉冲型双边沿D触发器的结构示意图；图2是现有隐式脉冲型双边沿D触发器的时序图；图3a飞是本发明实施例所述双边沿D触发器的电路图；图4a飞是本发明实施例所述求值电路的等效电路图；图5是本发明实施例所述的双边沿D触发器的逻辑仿真时序图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。 图3a飞是本发明实施例所述双边沿D触发器的电路图，所述双边沿D触发器包括图3a所示的控制电路和图3b所示的求值电路。所述控制电路，用于在时钟信号的作用下产生控制信号。所述求值电路，用于在所述时钟信号和所述控制信号的共同作用下进行求值运算，实现双边沿触发的逻辑功能。参见图3a，所述控制电路包括左控制电路和右控制电路。所述左控制电路包括第一PMOS(P-Mental-Oxide-Semiconductor,P 型金属-氧化物-半导体)管mpl、第二 PMOS管mp2、第一 NMOS管mnl、第二 NMOS管mn2。所述第一 PMOS管mpl的源极接电源电压Vdd,栅极接时钟源CLK,漏极接第一控制信号端Cl。所述左控制电路通过所述第一控制信号端Cl输出第一控制信号。所述第二 PMOS管mp2的源极接所述第一控制信号端Cl，栅极接第一输入信号端D,漏极接所述第一 NMOS管mnl的漏极。所述第一 NMOS管mnl的栅极接第二输出信号端QB，源极接第三控制信号端C3。所述左控制电路通过所述第三控制信号端C3输出第三控制信号。
所述第二 NMOS管mn2的漏极接所述第三控制信号端C3，栅极接所述时钟源CLK，源极接地Gnd。所述右控制电路包括第三PMOS管mp3、第四PMOS管mp4、第三NMOS管mn3、第四NMOS 管 mn4。所述第三PMOS管mp3的源极接电源电压Vdd，栅极接时钟源CLK，漏极接第二控制信号端C2。所述右控制电路通过所述第二控制信号端C2输出第二控制信号。所述第四PMOS管mp4的源极接所述第二控制信号端C2，栅极接第二输入信号端DB，漏极接所述第三NMOS管mn3的漏极。所述第三NMOS管mn3的栅极接第一输出信号端Q，源极接第四控制信号端C4。所述右控制电路通过所述第四控制信号端C4输出第四控制信号。所述第四NMOS管mn4的漏极接所述第四控制信号端C4，栅极接所述时钟源CLK，源极接地Gnd。参见图3b，所述求值电路包括第五PMOS管mp5、第六PMOS管mp6、第七PMOS管mp7、第八PMOS管mp8、第九PMOS管mp9、第一二极管Dl、第二二极管D2、第五NMOS管mn5、第六NMOS管mn6、第七NMOS管mn7、第八NMOS管mn8和第九NMOS管mn9。所述第五PMOS管mp5的源极接电源电压Vdd，栅极接时钟源CLK，漏极接所述第六PMOS管mp6的源极和所述第八PMOS管mp8的源极。所述第六PMOS管mp6的栅极接第一输入信号端D,漏极接所述第七PMOS管mp7的源极。所述第七PMOS管mp7的栅极接第四控制信号端C4，漏极接第二输出信号端QB。所述求值电路通过所述第四控制信号端C4输入第四控制信号。所述第一二极管Dl的阳极和所述第二二极管D2的阴极均连接所述第二输出信号端QB0所述第七NMOS管mn7的漏极接所述第二输出信号端QB，栅极接第一控制信号端Cl，源极接所述第六NMOS管mn6的漏极。所述求值电路通过所述第一控制信号端Cl输入
第一控制信号。所述第六匪OS管mn6的栅极接第一输入信号端D,源极接所述第五NMOS管mn5的漏极。所述第五NMOS管mn5的栅极接所述时钟源CLK,源极接地Gnd。
所述第八PMOS管mp8的栅极接第二输入信号端DB，漏极接所述第九PMOS管mp9的源极。所述第九PMOS管mp9的栅极接第三控制信号端C3，漏极接第一输出信号端Q。所述求值电路通过所述第三控制信号端C3输入第三控制信号。所述第一二极管Dl的阴极和所述第二二极管D2的阳极均连接所述第一输出信号端Q。所述第九NMOS管mn9的漏极接所述第一输出信号端Q，栅极接第二控制信号端C2，源极接所述第八NMOS管mn8的漏极。所述求值电路通过所述第二控制信号端C2输入
第二控制信号。所述第八NMOS管mn8的栅极接第二输入信号端DB,源极接所述第五NMOS管mn5·的漏极。接下来对本发明所述双边沿D触发器的工作原理说明如下首先分析时钟上升沿的触发原理。当时钟信号为低电平时，控制电路中的栅极受时钟信号控制的第一 PMOS管mpl和第三PMOS管mp3导通，第一控制信号端Cl和第二控制信号端C2被充电为高电平。此时，求值电路中受第一控制信号和第二控制信号的电平控制的第七NMOS管mn7和第九NMOS管mn9是开启的，但是由于受时钟信号控制的第五NMOS管mn5关断，所以并不能通过第七NMOS管mn7和第九NMOS管mn9充放电。此时，求值电路的工作模式为低电平模式，其等效电路图如图4a所示，我们将该等效电路图对应的电路记作低电平模块。当时钟信号由低电平变为高电平时，也就是时钟上升沿到来时。控制电路中的第一 PMOS管mpl和第三PMOS管mp3关断，第二 NMOS管mn2和第四NMOS管mn4打开，第三控制信号端C3和第四控制信号端C4被放电为低电平“O”。求值电路中的第五PMOS管mp5关断、第五NMOS管mn5打开，求值电路进入高电平模式，其等效电路图如图4b所示，我们将该等效电路图对应的电路记作高电平模块。由于在上升沿之前第一控制信号端Cl和第二控制信号端C2被充电为高电平，所以求值电路中的第七NMOS管mn7和第九NMOS管mn9已经处于导通状态，由于第一输入信号端D和第二输入信号端DB逻辑值不同，高电平模式中的左、右两条支路之一会进行放电，第一输出信号端Q和第二输出信号端QB通过放电对第一输入信号端D和第二输入信号端DB进行响应。与此同时,如果第一输入信号端D和前一周期的第一输出信号端Q逻辑值相反，则控制电路中的第二 PMOS管mp2、第四PMOS管mp4、第一 NMOS管mnl和第三NMOS管mn3通过逻辑组合并不能形成导通支路，第一控制信号端Cl和第二控制信号端C2的逻辑电平维持为高，求值电路可以充分放电，并最终达到稳定输出。当输出信号完成对输入信号的响应后，电路建立起稳定的输出，即Q=D，QB=DB,此时控制电路中的第一控制信号端Cl和第二控制信号端C2会被放电，但是这一放电过程并不影响输出。例如在Q=D=UQB=DB=O的情况下，第二 PMOS管mp2和第三NMOS管mn3导通，第二控制信号端C2的电平通过导通状态的第二 PMOS管mp2、第三NMOS管mn3和第四NMOS管mn4被放电为0，求值电路中的第九NMOS管mn9关断，而由于DB=0，所以第八NMOS管mn8在此过程中一直处于关断状态，所以第九NMOS管mn9的关断并不影响输出对输入信号的充分响应。当输出信号响应完毕后，求值电路中交叉耦合的反相器会对输出的一对信号进行状态维持。
在时钟信号稳定时，输出不会受到输入信号改变的干扰。继续上文的举例，假设在时钟信号维持高电平的过程中第一输入信号端D的逻辑值由I变为0，第二输入信号端DB的逻辑值由0变为I，则求值电路中的第六NMOS管mn6关断，第八NMOS管mn8导通，但是由于在前面的放电过程中，第二控制信号端C2已经被放电为低电平，并且因为第三PMOS管mp3关断，第二控制信号端C2无法充电为高电平，因此第一输出信号端Q没有放电通路，输出信号并不能被重置。也就是说，在时钟电平稳定时，输出不会受到输入信号改变的干扰。在时钟信号为高电平期间，控制电路中的第二 NMOS管mn2和第四NMOS管mn4导通，第三控制信号端C3和第四控制信号端C4的电平被放电为低，但是由于求值电路中的第五PMOS管mp5关断，低电平模块不能工作，所以第三控制信号端C3和第四控制信号端C4的信号只是为时钟下降沿到来时的求值做准备。当时钟信号由高电平变为低电平，也就是时钟信号的下降沿到来时，高电平模块关断，低电平模块开启，输出通过高电平模块的充电对输入信号进行响应，其工作原理与上 升沿时的工作原理类似。同样地，在系统时钟信号稳定为低电平的期间，输入逻辑信号的状态变化也不会引起触发器的输出状态改变。综上所述，本发明的双边沿D触发器，通过控制信号和输入信号的组合控制，在时钟信号的上升沿和下降沿分别通过高电平模块和低电平模块对输入信号的逻辑值进行响应，其他时刻通过首尾相连的交叉耦合反相器对输出信号的逻辑电平进行锁存输出。在时钟电平稳定时不受输入信号状态改变的干扰。这种只由单相时钟控制的触发器结构完成了双边沿D触发器的逻辑功能。为了验证本发明的双边沿D触发器的效果，我们对本发明的双边沿D触发器和传统的双边沿D触发器进行电路仿真试验，试验中，仿真器为Hspice，环境温度设为25°C，仿真模型参数选用中芯国际(SMIC)提供的最新工艺模型——65nm的数字电路设计工艺。电源电压设为IV。图5是本发明实施例所述的双边沿D触发器的逻辑仿真时序图，其中，CLK对应时钟信号，D对应第一输入信号，Q对应第一输出信号，QB对应第二输出信号。从仿真结果中可以看出，第一输出信号和第二输出信号的状态转换都是在时钟信号的上升沿或下降沿，而且均保持与第一输入信号的正确逻辑关系。在时钟信号电平稳定期间，第一输出信号和第二输出信号保持稳定，第一输入信号的改变对第一输出信号和第二输出信号没有影响，整个触发器的逻辑功能正确，是一个只由单相时钟控制的双边沿D触发器。表I仿真试验结果数据表电路名称晶体管数目延迟封间平均功耗
功耗延迟积
(ps)(pW)
显式脉冲型双 15 65.12.16 140.6
边沿触发器________________
隐式脉冲触发18(不含反相器鍵}3.36 267.5 . . 79.6 _|26(包含反相晷链)__2.95 234.8
本发明D触发器 22__533__1_79__96.5 表I是仿真试验结果数据表，从对比的数据可以看到，与隐式双边沿脉冲型D触发器相比，本发明的双边沿D触发器性能提高显著。由于文中提到的隐式脉冲触发器电路中的反相器链可以被多个触发器结构共用，因此选取不含触发器链的结构进行数据对比，本发明的单相时钟的双边沿D触发器晶体管数目增加4个，但是速度提高32%，功耗降低39%，功耗延迟积下降了 59%。如果将用于时钟反信号生成的反相器链的功耗计算在内，本发明D触发器对工作性能的提升更加明显。与显示脉冲型双边沿触发器相比，本发明的单相时钟控制的双边沿触发器晶体管数目增加7个，但是由于缩短了放电支路上串联的晶体管数目，因此在工作速度方面依然提高了 17%，功耗降低了 17%，功耗延迟积减小了 31%。本发明实施例所述的双边沿D触发器，采用单相时钟控制，既能稳定地在时钟信号的上升沿和下降沿完成输出信号对输入信号的响应，又提高了工作速度，降低了功耗，是一种功能完善、性能良好的双边沿D触发器，将会在数字电路中具有广泛的应用前景。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.一种双边沿D触发器，其特征在于，包括互相连接的控制电路和求值电路； 所述控制电路，用于在时钟信号的作用下产生控制信号； 所述求值电路，用于在所述时钟信号和所述控制信号的共同作用下进行求值运算，实现双边沿触发的逻辑功能。
2.如权利要求I所述的双边沿D触发器，其特征在于，所述控制电路包括左控制电路和右控制电路； 所述左控制电路，用于在所述时钟信号作用下产生第一控制信号和第三控制信号； 所述右控制电路，用于在所述时钟信号作用下产生第二控制信号和第四控制信号。
3.如权利要求2所述的双边沿D触发器，其特征在于，所述左控制电路包括第一PMOS管 mpl、第二 PMOS 管 mp2、第一 NMOS 管 mnl、第二 NMOS 管 mn2 ； 所述第一 PMOS管mpl的源极接电源电压Vdd，栅极接时钟源CLK，漏极接第一控制信号端Cl ； 所述第二 PMOS管mp2的源极接所述第一控制信号端Cl，栅极接第一输入信号端D，漏极接所述第一 NMOS管mnl的漏极； 所述第一 NMOS管mnl的栅极接第二输出信号端QB，源极接第三控制信号端C3 ； 所述第二 NMOS管mn2的漏极接所述第三控制信号端C3，栅极接所述时钟源CLK，源极接地Gnd。
4.如权利要求2所述的双边沿D触发器，其特征在于，所述右控制电路包括第三PMOS管mp3、第四PMOS管mp4、第三NMOS管mn3、第四NMOS管mn4 ； 所述第三PMOS管mp3的源极接电源电压Vdd，栅极接时钟源CLK，漏极接第二控制信号立而C2 ； 所述第四PMOS管mp4的源极接所述第二控制信号端C2，栅极接第二输入信号端DB，漏极接所述第三NMOS管mn3的漏极； 所述第三NMOS管mn3的栅极接第一输出信号端Q，源极接第四控制信号端C4 ； 所述第四NMOS管mn4的漏极接所述第四控制信号端C4，栅极接所述时钟源CLK，源极接地Gnd。
5.如权利要求2所述的双边沿D触发器，其特征在于，所述求值电路包括第五PMOS管mp5、第六PMOS管mp6、第七PMOS管mp7、第八PMOS管mp8、第九PMOS管mp9、第一二极管Dl、第二二极管D2、第五NMOS管mn5、第六NMOS管mn6、第七NMOS管mn7、第八NMOS管mn8和第九NMOS管mn9 ； 所述第五PMOS管mp5的源极接电源电压Vdd，栅极接时钟源CLK，漏极接所述第六PMOS管mp6的源极和所述第八PMOS管mp8的源极； 所述第六PMOS管mp6的栅极接第一输入信号端D，漏极接所述第七PMOS管mp7的源极； 所述第七PMOS管mp7的栅极接第四控制信号端C4，漏极接第二输出信号端QB ； 所述第一二极管Dl的阳极和所述第二二极管D2的阴极均连接所述第二输出信号端QB ； 所述第七NMOS管mn7的漏极接所述第二输出信号端QB，栅极接第一控制信号端Cl，源极接所述第六NMOS管mn6的漏极；所述第六NMOS管mn6的栅极接第一输入信号端D，源极接所述第五NMOS管mn5的漏极； 所述第五NMOS管mn5的栅极接所述时钟源CLK,源极接地Gnd ； 所述第八PMOS管mp8的栅极接第二输入信号端DB，漏极接所述第九PMOS管mp9的源极； 所述第九PMOS管mp9的栅极接第三控制信号端C3，漏极接第一输出信号端Q ； 所述第一二极管Dl的阴极和所述第二二极管D2的阳极均连接所述第一输出信号端Q； 所述第九NMOS管mn9的漏极接所述第一输出信号端Q，栅极接第二控制信号端C2，源极接所述第八NMOS管mn8的漏极； 所述第八NMOS管mn8的栅极接第二输入信号端DB，源极接所述第五NMOS管mn5的漏 极。
全文摘要
本发明公开了一种双边沿D触发器，涉及D触发器领域。所述双边沿D触发器包括互相连接的控制电路和求值电路；所述控制电路，用于在时钟信号的作用下产生控制信号；所述求值电路，用于在所述时钟信号和所述控制信号的共同作用下进行求值运算，实现双边沿触发的逻辑功能。所述双边沿D触发器，采用单相时钟控制，既能稳定地在时钟信号的上升沿和下降沿完成输出信号对输入信号的响应，又提高了工作速度，降低了功耗，是一种功能完善、性能良好的双边沿D触发器，在数字电路中具有广泛的应用前景。
文档编号H03K3/02GK102723930SQ20121022715
公开日2012年10月10日 申请日期2012年6月29日 优先权日2012年6月29日
发明者张钢刚, 梁雪, 王源, 贾嵩 申请人:北京大学