专利名称：一种8位的算法型模数转换器的制作方法
技术领域：
本发明属于模数/数模转换器技术领域，具体涉及一种应用于中低频采样领域的转换速度为5Mpbs的8位的算法型模数转换器。
背景技术：
模数转换器在我们的生活中无处不在。它存在于各种形式的电子设备之中，把我们的现实物理世界和数字计算机联系起来。过去三四十年有着很多的发明创造，从移动电话到因特网，从医学图像仪器到手持电视，而模数转换器的发展使得它们的功能得以实现并且性能不断优化。单纯的模拟电子电路能够以简单易实现的方式来完成很多信号处理过程。而且很多信号处理功能相对容易以至于模拟的处理方法已经足够(音频放大器、滤波器、无线电 设备)。然而在更复杂的环境中，单纯的模拟处理方法不能满足要求。只有数字处理方法才能实现更重要的功能。数字处理方法相对于模拟处理方法的重要优势在于数字化信号完美的存储性、没有限制的信噪比、实现复杂计算的能力和采用算法改变环境的可能性。如果某个信号处理应用需要利用这些优势，那么模拟信号在信号处理链的早期就要转换为高质量的数字信号。在数字信号处理的末尾这种转换又要以相反的方式进行。数字模拟转换把数字信号处理的结果转换为可以作为图像声音等表达的信号。模数转换器(简写为A/D转换器或ADC)的作用使得它成为现实物理世界繁多的信息量和快速增长的数字信号处理的能力之间至关重要的元素。目前国外对模数转换器的研究开发已经达到了很高的水平，而我国在这方面的研发水平与国外相比还十分落后。ADI、TI等主要设计生产模拟IC的专业化大公司的产品则代表了当今模数转换器技术的领先水平。而随着技术的不断发展，模数转换器也朝着高速高精度、低功耗的方向不断改进。在各种模数转换器系统架构中，流水线型模数转换器由于其分段转换、流水作业的结构特点，在实现较高分辨精度的模数转换时仍然能保持较高的速度和较低的功耗，适合于系统集成，其主流转换率可以达到200MSps以上，分辨率可以达到 8 14 bit。
发明内容
本发明的目的在于提供一种能完成幅值范围在0. 4 I. 4V之内的模拟信号到8位数字信号转换的模数转换器。本发明提供8位算法型模数转换器，其时钟频率为40MHz，具体组成包括
数字校正算法模块，该数字校正算法模块用于实现模拟信号到数字信号的转换。具体而言，所述模数转换器采用循环式的电路结构，每一次运算产生I. 5位的数字信号和余量信号，余量信号同时也是下次循环运算的输入信号；经过8次循环后，每次循环产生的数字信号错位累加即可得到一个8位的数字信号，完成一次完整的采样量化过程。本发明通过数字校正算法模块保证模拟到数字信号转换在算法上的正确性，数字校正算法可以以增加较少功耗为代价换取对模数转换器较大失调误差的容忍。所述模数转换器电路设计采用两级结构，第一级为采样保持电路(SHA)，由电容C1、电容C2,以及与电容C1和电容C2连接的开关和运算放大器A1构成；第二级为余量增益放大电路(MDAC)，由电容CfC6,以及与其连接的开关和运算放大器A2构成。所述采样保持电路有两种工作模式，一种为采样模式，通过电容和运算放大器对输入信号进行采样；一种为保持放大模式，通过电容和运算放大器对采样得到的信号进行放大，放大的信号通过比较器和数字译码电路得到I. 5位的数字信号。本发明中，所述的采样保持电路，采用全差分电容翻转结构和电容下极板采样方式，放大模式的放大倍数为I。其电路设计采用电容下极板采样方式，不仅有效地避免了电 荷注入效应引起的采样信号失真，而且消除了时钟馈通效应的不良影响。所述余量增益放大电路有两种工作模式，一种为采样模式，通过电容和运算放大器对输入信号进行采样，输入信号为采样保持电路的放大信号；另一种为保持放大模式，通过电容和运算放大器对采样得到的信号进行放大，得到余量信号，此种模式下的输入信号由前一级采样保持电路的放大信号控制。本发明中，所述的运算放大器采用带增益提高技术的单级全差分折叠式共源共栅结构，输出共模电压通过开关电容共模反馈电路来稳定。所述的模数转换器电路设计了单端输出的两级运算放大器电路，通过其输出电阻负载分压产生正负参考电压和共模电压，通过密勒补偿电容和电阻达到频率稳定。所述的模数转换器电路设计了双相非交叠时钟产生电路，产生两个高电平不重叠的时钟信号。其时钟信号的非交叠时间通过逻辑门的延时总和来实现。本发明中，所述的比较器采用动态比较器电路，直流功耗为零。
图I为本发明使用的算法型模数转换器原理图。图2为本发明使用的算法型模数转换器原理图开关时序图。图3为本发明提供的算法型模数转换器主体电路图。图4为本发明提供的算法型模数转换器主体电路的开关控制时序图。图5为本发明提供的轨到轨折叠式共源共栅放大器电路图。图6为本发明提供的参考电压产生电路图。图7为本发明提供的比较器电路图。图8为本发明提供的时钟生成电路图。
具体实施例方式下面结合附图与具体实施方式
对本发明作进一步详细说明。图I为本发明使用的算法型模数转换器原理图，由采样保持电路(SHA)，模数转换(subADC)和数模转换(MDAC)三部分构成。
Ki和~由相反时钟控制，其时序关系如图2所示(T为电路运算一次所需时间)。当6闭合，K2断开，电路开始对外部输入信号进行采样。采样所得信号通过subADC得到I. 5bit数字信号，此数字信号再通过MDAC会得到某一电压值K，这个值与初始采样信号相加得到增益余量。当夂2闭合，K1断开时，余量信号返回到输入端作为下一次运算的输入信号，再次开
始采样，如此循环往复。对于一个Sbit数模转换器，得到最终译码时会作8次循环运算。图3为本发明设计的主体电路，图4为各开关控制时序。电路为两级结构，第一级为采样保持电路(SHA)，由电容C1、电容C2,以及与电容C1和电容C2连接的开关和运算放大器A1构成；第二级为余量增益放大电路(MDAC)，由电容C2 C6，以及与其连接的开关和运算放大器A2构成。01(1，02(1为双相非交叠时钟信号(其高电平没有重叠)。^^和^^上升沿的时刻相同，0ld比％延时小段时间跳变至低电平。SHA在状态时为采样模式，在第一次循环时K1闭合，K2断开，对输入信号采样；在第2至8次循环时K1断开，K2闭合，对MDAC输出的余量信号采样。在采样模式下SHA的输出为零，且与后一级的MDAC没有连接；SHA在状态时为保持模式，即输出保持为前一状态的采样信号。SHA在02状态下的保持信号通过比较器和译码电路得到此次循环运算的量化结果，同时还通过DAC的开关控制电路得到对DAC的控制信号(作用于％状态)。在％状态时MDAC为采样放大模式，即对SHA的保持信号采样并放大乘2，此时其输出为零。在O1状态时MDAC通过之前对SHA的采样结果和O2状态产生的DAC信号，运算得到余量信号，并在第2至8次循环时返回到SHA作为它采样的输入信号，从而实现了数字校正算法。本次发明设计采用了电容翻转型采样保持电路，其优点是采样和保持使用同一个电容，因此，它比电荷重分配结构少使用了两个电容，这意味着可以减小芯片面积，而且匹配性要好；在不考虑运放的输入寄生电容时，这种结构的采样保持电路的反馈系数大，近似为1，因此，在相同的性能要求下，对运放带宽的要求较低。其缺点是由于需要运放的共模输入电平必须等于共模输出电平，所以，给运放结构的选取带来了一定难度。本发明中采用轨到轨折叠式共源共栅放大器结构使得这一缺点的影响不大。本发明采用的轨到轨折叠式共源共栅放大器电路图见图5所示。
本发明涉及的参考电压产生电路见图6所示。本发明的比较器电路见图7所示。本发明的时钟生成电路见图8所示。
权利要求
1.ー种8位算法型模数转换器，其特征在于包括一数字校正算法模块，该数字校正算法模块用于实现模拟信号到数字信号的转换；所述模数转换器采用循环式的电路结构，每一次运算产生I. 5位的数字信号和余量信号，余量信号同时也是下次循环运算的输入信号；经过8次循环后，毎次循环产生的数字信号错位累加即得到ー个8位的数字信号，完成一次完整的采样量化过程。
2.根据权利要求I所述的8位算法型模数转换器，其特征在于模数转换器电路设计采用两级结构，第一级为采样保持电路，由电容C1.电容C2,以及与电容C1和电容C2连接的开关和运算放大器A1构成；第二级为余量増益放大电路(MDAC)，由电容ぐC6,以及与其连接的开关和运算放大器A2构成； 所述采样保持电路有两种工作模式，一种为采样模式，通过电容和运算放大器对输入信号进行采样；ー种为保持放大模式，通过电容和运算放大器对采样得到的信号进行放大，放大的信号通过比较器和数字译码电路得到I. 5位的数字信号； 所述余量増益放大电路有两种工作模式，一种为采样模式，通过电容和运算放大器对输入信号进行采样，输入信号为采样保持电路的放大信号；另ー种为保持放大模式，通过电容和运算放大器对采样得到的信号进行放大，得到余量信号，此种模式下的输入信号由前一级采样保持电路的放大信号控制。
3.根据权利要求2所述的8位算法型模数转换器，其特征在于所述的采样保持电路，采用全差分电容翻转结构和电容下极板采样方式，放大模式的放大倍数为I。
4.根据权利要求3所述的8位算法型模数转换器，其特征在于所述的运算放大器采用带增益提高技术的单级全差分折叠式共源共栅结构，输出共模电压通过开关电容共模反馈电路来稳定。
5.根据权利要求2所述的8位算法型模数转换器，其特征在于所述的模数转换器电路采用双相非交叠时钟产生电路，产生两个高电平不重叠的时钟信号；其时钟信号的非交叠时间通过逻辑门的延时总和来实现。
6.根据权利要求2所述的8位算法型模数转换器，其特征在于所述的比较器采用动态比较器电路，直流功耗为零。
全文摘要
本发明属于模数/数模转换器技术领域，具体公开了一种8位算法型模数转换器。该模数转换器能通过数字校正算法将0.4～1.4V范围内的电平信号转换为8位的数字信号。本发明采用全差分结构的采样保持电路和余量增益放大电路，可以减小噪声干扰和主体运放不匹配造成的误差；采样保持电路采用电容下极板采样技术，不仅可有效地避免电荷注入效应引起的采样信号失真，而且可消除时钟馈通效应的不良影响；本发明采用一个带增益提高技术的单级折叠式共源共栅全差分运放，能达到较大的带宽和直流增益，以保证信号建立的时间和精度；采用动态比较器来提高速度和降低功耗，该动态比较器直流功耗为0。
文档编号H03M1/12GK102710262SQ20121022668
公开日2012年10月3日 申请日期2012年7月3日 优先权日2012年7月3日
发明者唐长文, 黄实 申请人:复旦大学