专利名称：用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的制作方法
技术领域：
本发明涉及应用于电网及电力系统中的晶闸管阀，特别是指对用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的改进。
背景技术：
近年来在风力发电系统中大量用到晶闸管软并网装 置以及静止型动态无功补偿装置，晶闸管作为其中的核心电力电子器件，对晶闸管的触发保护技术构成了这类电力电子装置的核心技术。高压晶闸管阀串触发的脉冲驱动数字逻辑电路的作用是(I)将输入的单脉冲信号转换为适用于脉冲变压器隔离式的大功率晶闸管阀串触发的作用时间相等的高频触发与去磁脉冲列信号。(2)在上述成对的高频触发与去磁脉冲列信号间，加入死区控制时间，以保证所驱动的桥式功放电路的上下桥臂其中一个可靠关断后再控制另一个导通。(3)在输出上述脉冲列信号时，定时对功放电路的触发脉冲列及去磁脉冲列输出电流进行采样检测，并与本电路输出的脉冲波型进行比较，以判断输出回路中是否发生故障。(4)若检测到输出回路中发生故障，将此故障状态锁存，并置位接往主控制系统的故障状态信号，以便主控制系统作后续处理。(5)已锁存了故障状态时，若检测到输出回路恢复正常，或是收到故障清除信号时，清除已锁存的故障状态，并复位接往主控制系统的故障状态信号。目前的一种用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的结构参见图I。它由晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元组成。正串触发去磁脉冲生成单元由第六非门U4’第一分频器U2、第一非门U6和第一与门U8组成。第一分频器U2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第六非门U4，的输入端与正串触发脉冲输入端PIN连接，第六非门U4’的输出端与第一分频器U2的清零端CLR连接，第一非门U6的输入端与第一分频器U2的第四输出端Q4连接,该第四输出端Q4输出256分频的时钟信号，第一非门U6的输出端与第一与门U8的第一输入端连接，第一与门U8的第二输入端与正串触发脉冲输入端PIN连接，第一分频器U2的第四输出端Q4构成正串触发去磁脉冲生成单元的正串去磁脉冲列输出端roo，第一与门U8的输出端构成正串触发去磁脉冲生成单元的正串触发脉冲列输出端PTO。反串触发去磁脉冲生成单元由第七非门邪’、第二分频器仍、第二非门U7和第二与门U9组成。第二分频器U3的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第七非门U5’的输入端与反串触发脉冲输入端NIN连接，第七非门U5’的输出端与第二分频器U3的清零端CLR连接，第二非门U7的输入端与第二分频器U3的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第二非门U7的输出端与第二与门U9的第一输入端连接，第二与门U9的第二输入端与反串触发脉冲输入端NIN连接，第二分频器U3的第四输出端Q4构成反串触发去磁脉冲生成单元的反串去磁脉冲列输出端NDO，第二与门U9的输出端构成反串触发去磁脉冲生成单元的反串触发脉冲列输出端ΝΤΟ。其工作原理是当没有输入信号即正串触发脉冲输入端PIN、反串触发脉冲输入端NIN为低电平时，第一与门U8的输出端即正串触发脉冲列输出端PTO输出低电平；第二与门U9的输出端即反串触发脉冲列输出端NTO输出低电平；第一分频器U2及第二分频器U3的清零端为高电平，其第四输出端Q4为低电平，因此正串去磁脉冲列输出端roo、反串去磁脉冲列输出端NDO输出低电平。当有正串触发脉冲信号输入时，在正串触发脉冲输入端PIN由低电平 变为高电平后，第一分频器U2的清零端变为低电平，第一分频器U2开始工作，其第四输出端Q4输出256分频的时钟信号，初始输出值为低电平，因此正串去磁脉冲列输出端PDO初始输出值为低电平，正串触发脉冲列输出端PTO初始输出值为高电平。在正串触发脉冲输入端PIN保持高电平期间，正串触发脉冲列输出端PTO与正串去磁脉冲列输出端PDO输出相位互差180度，频率为晶振频率的1/256的脉冲列信号。当正串触发脉冲输入端PIN恢复为低电平时，正串触发脉冲列输出端PTO与正串去磁脉冲列输出端PDO都恢复为低电平输出状态。当有反串触发脉冲信号输入时，在反串触发脉冲输入端NIN由低电平变为高电平后，第二分频器U3的清零端变为低电平，第二分频器U3开始工作，其第四输出端Q4输出256分频的时钟信号，初始输出值为低电平，因此反串去磁脉冲列输出端NDO初始输出值为低电平，反串触发脉冲列输出端NTO初始输出值为高电平。在反串触发脉冲输入端NIN保持高电平期间，反串触发脉冲列输出端NTO与反串去磁脉冲列输出端NDO输出相位互差180度，频率为晶振频率的1/256的脉冲列信号。当反串触发脉冲输入端NIN恢复为低电平时，反串触发脉冲列输出端NTO与反串去磁脉冲列输出端NDO都恢复为低电平输出状态。其缺点是(I)此电路对前级电路输出信号要求苛刻要求前级电路输出接往正串触发脉冲输入端PIN及反串触发脉冲输入端NIN的信号频率为本电路晶振频率的1/256的整数倍，否则会造成触发脉冲与去磁脉冲作用时间不相等进而引起后级功放电路输出驱动的脉冲变压器直流偏磁。而前级电路实际上是不可能准确得知本电路晶振工作频率的。(2)此电路的输出信号正串触发脉冲列输出端PTO与正串去磁脉冲列输出端roo之间、反串触发脉冲列输出端NTO与反串去磁脉冲列输出端NDO之间，未加入死区控制时间，后级若配用桥式驱动功放电路，会造成功放管上下桥臂直通的故障损坏。因此，此电路不适用于在高压晶闸管阀串触发上用的中心孔由单根高压电缆穿过的穿心式脉冲变压器构成的触发电路驱动。(3)没有检测反馈及故障逻辑判断功能，会造成不能实时准确检测出触发回路故障的问题，致使某相触发回路发生故障后，系统仍继续带故障运行，会对系统造成三相不平衡或正负半周不平衡等损害，使故障范围扩大。
发明内容
本发明的目的是提出一种对输入信号适应性较强，且加入了死区控制功能，具有检测反馈及故障逻辑判断功能的用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，以便实现(I)将输入的单脉冲信号转换为适用于脉冲变压器隔离式的大功率晶闸管阀串触发的作用时间相等的高频触发与去磁脉冲列信号。(2)在上述成对的高频触发与去磁脉冲列信号间，加入死区控制时间，以保证所驱动的桥式功放电路的上下桥臂其中一个可靠关断后再控制另一个导通。 (3)在输出上述脉冲列信号时，定时对功放电路的触发脉冲列及去磁脉冲列输出电流进行采样检测，并与本电路输出的脉冲波型进行比较，以判断输出回路中是否发生故障。(4)若检测到输出回路中发生故障，将此故障状态锁存，并置位接往主控制系统的故障状态信号，以便主控制系统作后续处理。 (5)已锁存了故障状态时，若检测到输出回路恢复正常，或是收到故障清除信号时，清除已锁存的故障状态，并复位接往主控制系统的故障状态信号。本发明的技术方案是用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，它包括晶振Ul、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元；正串触发去磁脉冲生成单兀包括第一分频器U2、第一非门U6和第一与门U8,第一分频器U2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接,第一非门U6的输入端与第一分频器U2的第四输出端Q4连接,该第四输出端Q4输出256分频的时钟信号，第一非门U6的输出端与第一与门U8的第一输入端连接；反串触发去磁脉冲生成单元包括第二分频器U3、第二非门U7和第二与门U9，第二分频器U3的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第二非门U7的输入端与第二分频器U3的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第二非门U7的输出端与第二与门U9的第一输入端连接；其特征在于(I)正串触发去磁脉冲生成单元中有以下器件3个D触发器，分别是第一 D触发器U10、第三D触发器U32和第五D触发器U34，第一或非门U4,第三非门U12，第一与非门U14，6个与门，分别是第三与门U16、第五与门U22、第七与门U24、第九与门U26、第i^一与门U28和第十三与门U30，第一延迟电路U18，第一故障检测单元MKl和第二故障检测单元MK2 ;第一 D触发器UlO的触发信号输入端D与正串触发脉冲输入端PIN连接，第一 D触发器UlO的时钟信号输入端C与晶振Ul的时钟信号输出端连接,第一 D触发器UlO的输出端Q与第一或非门U4的第一输入端连接，第一或非门U4的输出端与第一分频器U2的清零端CLR连接，第一或非门U4的第二输入端与第一分频器U2的第四输出端连接，第一分频器U2的第一输出端Ql输出32分频的时钟信号,该第一输出端Ql与第一与非门U14的第一输入端连接，第一分频器U2的第二输出端Q2输出64分频的时钟信号,该第二输出端Q2与第一与非门U14的第三输入端连接，第一分频器U2的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第一与非门U14的第二输入端连接,第一分频器U2的第三输出端Q3与第三非门U12的输入端连接，第三非门U12的输出端与第三与门U16的第二输入端连接，第三与门U16的第一输入端与第一与非门U14的第三输入端连接,第三与门U16的输出端分别与第五与门U22的第二输入端和第七与门U24的第一输入端连接，第五与门U22的第一输入端与第一与门U8的输出端连接,第七与门U24的第二输入端与第一分频器U2的第四输出端Q4连接,第一与非门U14的输出端分别与第^ 与门U28的第一输入端和第十三与门U30的第一输入端连接,第^ 与门U28的第二输入端与第一分频器U2的第四输出端Q4连接，第十三与门U30的第二输入端与第一与门U8的输出端连接，第i^一与门U28的输出端与第三D触发器U32的触发信号输入端D连接，第十三与门U30的输出端与第五D触发器U34的触发信号输入端D连接,第三D触发器U32和第五D触发器U34的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第三D触发器U32的输出端Q构成正串触发去磁脉冲生成单元的正串去磁脉冲列输出端TOO，第五D触发器U34的输出端Q构成正串触发去磁脉冲生成单兀的正串触发脉冲列输出端PTO ;第一延迟电路U18的输入端IN与第一或非门U4的输出端连接,第一延迟电路U18的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第一延迟电路U18的输出端OUT与第九与门U26的第二输入端连接，第九与门U26的第一输入端与第一或非门U4的输出端连接，第九与门U26的输出端分别与第一故障检测单元MKl的脉冲检测使能端CKEN和第二故障检测单元MK2的脉冲检测使能端CKEN连接，第一故障检测单元MKl的时钟信号输入端CLK和第二故障检测单元MK2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第一故障检测单元MKl的采样信号输入端FB与正串触发脉冲列采样信号输入端口 PTF连接，第二故障检测单元MK2的采样信号输入端FB与正串去磁脉冲列米样信号输入端口 PDF连接,第五与门U22的输出端分别与第一故障检测单元MKl的采样信号检测时序输入端FBEN和第二故障检测单元MK2的采样信号反向检测时序输入端NFEN连接，第七与门U24的输出端分别与第一故障检测单元MKl的采样信号反向检测时序输入端NFEN和第二故障检测单元MK2的采样信号检测时序输入端FBEN连接，第一故障检测单元MKl的输出端ERROUT输出正串触发脉冲列故障信号PTER，第二故障检测单元MK2的输出端ERROUT输出正串去磁脉冲列故障信号I3DER ；(2)反串触发去磁脉冲生成单元中有以下器件3个D触发器，分别是第二 D触发器UlI、第四D触发器U33和第六D触发器U35，第二或非门U5，第四非门U13，第二与非门U15，6个与门，分别是第四与门U17、第六与门U23、第八与门U25、第十与门U27、第十二与门U29和第十四与门U31，第二延迟电路U19，第三故障检测单元MK3和第四故障检测单元MK4 ;第二 D触发器Ull的触发信号输入端D与反串触发脉冲输入端NIN连接，第二 D触发器UlI的时钟信号输入端C与晶振Ul的时钟信号输出端连接,第二 D触发器Ull的输出端Q与第二或非门U5的第一输入端连接，第二或非门U5的输出端与第二分频器U3的清零端CLR连接，第二或非门U5的第二输入端与第二分频器U3的第四输出端连接，第二分频器U3的第一输出端Ql输出32分频的时钟信号,该第一输出端Ql与第二与非门U15的第一输入端连接，第二分频器U3的第二输出端Q2输出64分频的时钟信号，该第二输出端Q2与第二 与非门U15的第三输入端连接，第二分频器U3的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第二与非门U15的第二输入端连接，第二分频器U3的第三输出端Q3与第四非门U13的输入端连接，第四非门U13的输出端与第四与门U17的第二输入端连接，第四与门U17的第一输入端与第二与非门U15的第三输入端连接，第四与门U17的输出端分别与第六与门U23的第二输入端和第八与门U25的第一输入端连接，第六与门U23的第一输入端与第二与门U9的输出端连接，第八与门U25的第二输入端与第二分频器U3的第四输出端Q4连接，第二与非门U15的输出端分别与第十二与门U29的第一输入端和第十四与门U31的第一输入端连接，第十二与门U29的第二输入端与第二分频器U3的第四输出端Q4连接，第十四与门U31的第二输入端与第二与门U9的输出端连接，第十二与门U29的输出端与第四D触发器U33的触发信号输入端D连接，第十四与门U31的输出端与第六D触发器U35的触发信号输入端D连接，第四D触发器U33和第六D触发器U35的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第四D触发器U33的输出端Q构成反串触发去磁脉冲生成单元的反串去磁脉冲列输出端NDO,第六D触发器U35的输出端Q构成反串触发去磁脉冲生成单元的反串触发脉冲列输出端NTO ;第二延迟电路U19的输入端IN与第二或非门U5的输出端连接，第二延迟电路U19的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第二延迟电路U19的输出端OUT与第十与门U27的第二输入端连接，第十与门U27的第一输入端与第二或非门U5的输出端连接，第十与门U27的输出端分别与第三故障检测单元MK3的脉冲检测使能端CKEN和第四故障检测单元MK4的脉冲检测使能端CKEN连接，第三故障检测单元MK3的时钟信号输入端CLK和第四故障检测单元MK4的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第三故障检测单元MK3的采样信号输入端FB与反串触发脉冲列采样信号输入端口 NTF连接，第四故障检测单元MK4的采样信号输入端FB与反串去磁脉冲列采样信号输入端口 NDF连接，第六与门U23的输出端分别与第三故障检测单元MK3的采样信号检测时序输入端FBEN和第四故障检测单元MK4的采样信号反向检测时 序输入端NFEN连接，第八与门U25的输出端分别与第三故障检测单元MK3的采样信号反向检测时序输入端NFEN和第四故障检测单元MK4的采样信号检测时序输入端FBEN连接，第三故障检测单元MK3的输出端ERROUT输出反串触发脉冲列故障信号NTER，第四故障检测单元MK4的输出端ERROUT输出反串去磁脉冲列故障信号NDER ；(3)有一个故障清除信号输入端CLEIN，分别与第一故障检测单元MKl的故障清除端CLE至第四故障检测单元MK4的故障清除端CLE连接；(4)第一故障检测单元MKl至第四故障检测单元MK4的结构相同，每个故障检测单元由下述器件组成下降沿微分电路U41，上升沿微分电路U45，3个与门即第十五与门U43、第十六与门U46、和第十七与门U51，3个或门即第一或门U40、第二或门U52和第三或门U53，第五非门U49，异或门U47以及RS触发器U54 ;下降沿微分电路U41的时钟输入端C、上升沿微分电路U45的时钟输入端C和RS触发器U54的时钟输入端C相互连接构成故障检测单元的时钟输入端CLK ;第十六与门U46的第一输入端构成故障检测单元的脉冲检测使能端CKEN,第十六与门U46的第二输入端构成故障检测单兀的米样信号输入端FB,第一或门U40的第一输入端构成故障检测单兀的米样信号检测时序输入端FBEN,第一或门U40的第二输入端构成故障检测单元的采样信号反向检测时序输入端NFEN，下降沿微分电路U41的信号输入端IN构成故障检测单元的故障清除端CLE ;第十六与门U46的输出端与上升沿微分电路U45的信号输入端IN连接，上升沿微分电路U45的输出端OUT与第二或门U52的第一输入端连接；第十五与门U43的第一输入端与故障检测单元的采样信号输入端FB连接，第一或门U40的输出端与第十五与门U43的第二输入端连接,异或门U47的第一输入端与故障检测单元的采样信号检测时序输入端FBEN连接，第十五与门U43的输出端分别与异或门U47的第二输入端和第十七与门U51的第二输入端连接，异或门U47的输出端分别与第二或门U52的第二输入端和第五非门U49的输入端连接,第五非门U49的输出端与第十七与门U51的第一输入端连接，第十七与门U51的输出端与第三或门U53的第一输入端连接；下降沿微分电路U41的输出端OUT与第三或门U53的第二输入端连接；第二或门U52的输出端与RS触发器U54的置位端S连接，第三或门U53的输出端与RS触发器U54的复位端R连接，RS触发器U54的输出端Q构成故障检测单元的输出端ERR0UT。
本发明的优点是提出一种对输入信号适应性较强，且加入了死区控制功能，具有检测反馈及故障逻辑判断功能的用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，以便实现(I)将输入的单脉冲信号转换为适用于脉冲变压器隔离式的大功率晶闸管阀串触发的作用时间相等的高频触发与去磁脉冲列信号。(2)在上述成对的高频触发与去磁脉冲列信号间，加入死区控制时间，以保证所驱动的桥式功放电路的上下桥臂其中一个可靠关断后再控制另一个导通。( 3)在输出上述脉冲列信号时，定时对功放电路的触发脉冲列及去磁脉冲列输出电流进行采样检测，并与本电路输出的脉冲波型进行比较，以判断输出回路中是否发生故障。(4)若检测到输出回路中发生故障，将此故障状态锁存，并置位接往主控制系统的 故障状态信号，以便主控制系统作后续处理。(5)已锁存了故障状态时，若检测到输出回路恢复正常，或是收到故障清除信号时，清除已锁存的故障状态，并复位接往主控制系统的故障状态信号。
图I是目前的一种用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的电原理图。图2是本发明的电原理图。图3是本发明中故障检测单元的电原理图。
具体实施例方式下面对本发明做进一步详细说明。参见图2、3，用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，它包括晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元；正串触发去磁脉冲生成单元包括第一分频器U2、第一非门U6和第一与门U8，第一分频器U2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接,第一非门U6的输入端与第一分频器U2的第四输出端Q4连接,该第四输出端Q4输出256分频的时钟信号,第一非门U6的输出端与第一与门U8的第一输入端连接；反串触发去磁脉冲生成单元包括第二分频器U3、第二非门U7和第二与门U9，第二分频器U3的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第二非门U7的输入端与第二分频器U3的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第二非门U7的输出端与第二与门U9的第一输入端连接；其特征在于(I)正串触发去磁脉冲生成单元中有以下器件3个D触发器，分别是第一 D触发器U10、第三D触发器U32和第五D触发器U34，第一或非门U4,第三非门U12，第一与非门U14，6个与门，分别是第三与门U16、第五与门U22、第七与门U24、第九与门U26、第i^一与门U28和第十三与门U30，第一延迟电路U18，第一故障检测单元MKl和第二故障检测单元MK2 ;第一 D触发器UlO的触发信号输入端D与正串触发脉冲输入端PIN连接，第一 D触发器UlO的时钟信号输入端C与晶振Ul的时钟信号输出端连接,第一 D触发器UlO的输出端Q与第一或非门U4的第一输入端连接，第一或非门U4的输出端与第一分频器U2的清零端CLR连接，第一或非门U4的第二输入端与第一分频器U2的第四输出端连接，第一分频器U2的第一输出端Ql输出32分频的时钟信号,该第一输出端Ql与第一与非门U14的第一输入端连接，第一分频器U2的第二输出端Q2输出64分频的时钟信号,该第二输出端Q2与第一与非门U14的第三输入端连接，第一分频器U2的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第一与非门U14的第二输入端连接,第一分频器U2的第三输出端Q3与第三非门U12的输入端连接，第三非门U12的输出端与第三与门U16的第二输入端连接，第三与门U16的第一输入端与第一与非门U14的第三输入端连接,第三与门U16的输出端分别与第五与门U22的第二输入端和第七与门U24的第一输入端连接，第五与门U22的第一输入端与第一与门U8的输出端连接,第七与门U24的第二输入端与第一分频器U2的第四输出端Q4连接,第一与非门U14的输出端分别与第^ 与门U28的第一输入端和第十三与门U30的第一输入端连接,第^ 与门U28的第二输入端与第一分 频器U2的第四输出端Q4连接，第十三与门U30的第二输入端与第一与门U8的输出端连接，第i^一与门U28的输出端与第三D触发器U32的触发信号输入端D连接，第十三与门U30的输出端与第五D触发器U34的触发信号输入端D连接,第三D触发器U32和第五D触发器U34的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第三D触发器U32的输出端Q构成正串触发去磁脉冲生成单元的正串去磁脉冲列输出端roo，第五D触发器U34的输出端Q构成正串触发去磁脉冲生成单兀的正串触发脉冲列输出端PTO ;第一延迟电路U18的输入端IN与第一或非门U4的输出端连接,第一延迟电路U18的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第一延迟电路U18的输出端OUT与第九与门U26的第二输入端连接，第九与门U26的第一输入端与第一或非门U4的输出端连接,第九与门U26的输出端分别与第一故障检测单兀MKl的脉冲检测使能端CKEN和第二故障检测单元MK2的脉冲检测使能端CKEN连接，第一故障检测单元MKl的时钟信号输入端CLK和第二故障检测单元MK2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第一故障检测单元MKl的采样信号输入端FB与正串触发脉冲列采样信号输入端口 PTF连接，第二故障检测单元MK2的采样信号输入端FB与正串去磁脉冲列米样信号输入端口 PDF连接,第五与门U22的输出端分别与第一故障检测单兀MKl的采样信号检测时序输入端FBEN和第二故障检测单元MK2的采样信号反向检测时序输入端NFEN连接，第七与门U24的输出端分别与第一故障检测单元MKl的采样信号反向检测时序输入端NFEN和第二故障检测单元MK2的采样信号检测时序输入端FBEN连接，第一故障检测单元MKl的输出端ERROUT输出正串触发脉冲列故障信号PTER，第二故障检测单元MK2的输出端ERROUT输出正串去磁脉冲列故障信号I3DER ；(2)反串触发去磁脉冲生成单元中有以下器件3个D触发器，分别是第二 D触发器UlI、第四D触发器U33和第六D触发器U35，第二或非门U5，第四非门U13，第二与非门U15，6个与门，分别是第四与门U17、第六与门U23、第八与门U25、第十与门U27、第十二与门U29和第十四与门U31，第二延迟电路U19，第三故障检测单元MK3和第四故障检测单元MK4 ;第二 D触发器Ull的触发信号输入端D与反串触发脉冲输入端NIN连接，第二 D触发器Ull的时钟信号输入端C与晶振Ul的时钟信号输出端连接,第二 D触发器Ull的输出端Q与第二或非门U5的第一输入端连接，第二或非门U5的输出端与第二分频器U3的清零端CLR连接，第二或非门U5的第二输入端与第二分频器U3的第四输出端连接，第二分频器U3的第一输出端Ql输出32分频的时钟信号,该第一输出端Ql与第二与非门U15的第一输入端连接，第二分频器U3的第二输出端Q2输出64分频的时钟信号，该第二输出端Q2与第二与非门U15的第三输入端连接，第二分频器U3的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第二与非门U15的第二输入端连接，第二分频器U3的第三输出端Q3与第四非门U13的输入端连接，第四非门U13的输出端与第四与门U17的第二输入端连接，第四与门U17的第一输入端与第二与非门U15的第三输入端连接，第四与门U17的输出端分别与第六与门U23的第二输入端和第八与门U25的第一输入端连接，第六与门U23的第一输入端与第二与门U9的输出端连接，第八与门U25的第二输入端与第二分频器U3的第四输出端Q4连接，第二与非门U15的输出端分别与第十二与门U29的第一输入端和第十四与门U31的第一输入端连接，第十二与门U29的第二输入端与第二分频器U3的第四输出端Q4连接，第十四与门U31的第二输入端与第二与门U9的输出端连接，第十二与门U29的输出端与第四D触发器U33的触发信号输入端D连接，第十四与门U31的输出端与第六D触发器U35的触发信号输入端D连接，第四D触发器U33和第六D触发器U35的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第四D触发器U33的输出端Q构成反串触发去磁脉冲生成单元的反串去磁脉冲列输出端NDO，第六D触发器U35的输出端Q构成反串触发 去磁脉冲生成单元的反串触发脉冲列输出端NTO ;第二延迟电路U19的输入端IN与第二或非门U5的输出端连接，第二延迟电路U19的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第二延迟电路U19的输出端OUT与第十与门U27的第二输入端连接，第十与门U27的第一输入端与第二或非门U5的输出端连接，第十与门U27的输出端分别与第三故障检测单元MK3的脉冲检测使能端CKEN和第四故障检测单元MK4的脉冲检测使能端CKEN连接，第三故障检测单元MK3的时钟信号输入端CLK和第四故障检测单元MK4的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第三故障检测单元MK3的采样信号输入端FB与反串触发脉冲列采样信号输入端口 NTF连接，第四故障检测单元MK4的采样信号输入端FB与反串去磁脉冲列采样信号输入端口 NDF连接，第六与门U23的输出端分别与第三故障检测单元MK3的采样信号检测时序输入端FBEN和第四故障检测单元MK4的采样信号反向检测时序输入端NFEN连接，第八与门U25的输出端分别与第三故障检测单元MK3的采样信号反向检测时序输入端NFEN和第四故障检测单元MK4的采样信号检测时序输入端FBEN连接，第三故障检测单元MK3的输出端ERROUT输出反串触发脉冲列故障信号NTER，第四故障检测单元MK4的输出端ERROUT输出反串去磁脉冲列故障信号NDER ；(3)有一个故障清除信号输入端CLEIN，分别与第一故障检测单元MKl的故障清除端CLE至第四故障检测单元MK4的故障清除端CLE连接；(4)第一故障检测单元MKl至第四故障检测单元MK4的结构相同，每个故障检测单元由下述器件组成下降沿微分电路U41，上升沿微分电路U45，3个与门即第十五与门U43、第十六与门U46、和第十七与门U51，3个或门即第一或门U40、第二或门U52和第三或门U53，第五非门U49，异或门U47以及RS触发器U54 ;下降沿微分电路U41的时钟输入端C、上升沿微分电路U45的时钟输入端C和RS触发器U54的时钟输入端C相互连接构成故障检测单元的时钟输入端CLK ;第十六与门U46的第一输入端构成故障检测单元的脉冲检测使能端CKEN,第十六与门U46的第二输入端构成故障检测单兀的米样信号输入端FB,第一或门U40的第一输入端构成故障检测单兀的米样信号检测时序输入端FBEN,第一或门U40的第二输入端构成故障检测单元的采样信号反向检测时序输入端NFEN，下降沿微分电路U41的信号输入端IN构成故障检测单元的故障清除端CLE ;第十六与门U46的输出端与上升沿微分电路U45的信号输入端I N连接，上升沿微分电路U45的输出端OUT与第二或门U52的第一输入端连接；第十五与门U43的第一输入端与故障检测单元的采样信号输入端FB连接，第一或门U40的输出端与第十五与门U43的第二输入端连接,异或门U47的第一输入端与故障检测单元的采样信号检测时序输入端FBEN连接，第十五与门U43的输出端分别与异或门U47的第二输入端和第十七与门U51的第二输入端连接，异或门U47的输出端分别与第二或门U52的第二输入端和第五非门U49的输入端连接,第五非门U49的输出端与第十七与门U51的第一输入端连接，第十七与门U51的输出端与第三或门U53的第一输入端连接；下降沿微分电路U41的输出端OUT与第三或门U53的第二输入端连接；第二或门U52的输出端与RS触发器U54的置位端S连接，第三或门U53的输出端与RS触发器U54的复位端R连接，RS触发器U54的输出端Q构成故障检测单元的输出端ERR0UT。本发明的工作原理是在正串触发与去磁脉冲生成单元中，增加第一 D触发器U10，目的是使正串触发脉 冲输入端PIN输入的正串触发脉冲信号首先与时钟信号CLK取得同步后再进入后级电路进行处理；增加第三D触发器U32、第五D触发器U34，目的是使正串去磁脉冲列输出信号TOO、正串触发脉冲列输出信号PTO与时钟信号CLK取得同步，消除干扰毛刺信号。在反串触发与去磁脉冲生成单元中，增加第二 D触发器U11，目的是使反串触发脉冲输入端NIN输入的反串触发脉冲信号首先与时钟信号CLK取得同步后再进入后级电路进行处理；增加第四D触发器U33、第六D触发器U35，目的是使反串去磁脉冲列输出信号NDO、反串触发脉冲列输出信号NTO与时钟信号CLK取得同步，消除干扰毛刺信号。第一或非门U4的第二输入端与第一分频器U2的第四输出端Q4连接，其作用是在正串去磁脉冲列输出信号PDO为高电平时，禁止对第一分频器进行清零，以保证在由前级电路来的触发脉冲输入端PIN信号已由有效高电平变为无效的低电平信号后，仍能继续完成去磁脉冲列有效高电平的输出，保证去磁脉冲列中每个去磁脉冲的作用时间与在它之前的触发脉冲的作用时间相等。第二或非门U5的第二输入端与第二分频器U3的第四输出端Q4连接，其作用是在反串去磁脉冲列输出信号NDO为高电平时，禁止对第二分频器进行清零，以保证在由前级电路来的触发脉冲输入端NIN信号已由有效高电平变为无效的低电平信号后，仍能继续完成去磁脉冲列有效高电平的输出，保证去磁脉冲列中每个去磁脉冲的作用时间与在它之前的触发脉冲的作用时间相等。第一与非门U14、第i^一与门U28、第十三与门U30的作用是在第一分频器U2的第四输出端Q4每半周期的后1/8时间，第一与非门U14输出低电平，接往第i^一与门U28，使原正串去磁脉冲列输出信号高电平脉冲提前1/8时间变为低电平状态；接往第十三与门U30，使原正串触发脉冲列输出信号高电平脉冲提前1/8时间变为低电平状态。这样，正串触发脉冲列信号PTO高电平的后沿与正串去磁脉冲列信号PDO高电平的前沿间隔原脉宽的1/8时间；正串去磁脉冲列信号PDO高电平的后沿与正串触发脉冲列信号PTO高电平的前沿间隔原脉宽的1/8时间。此间隔时间为所加入的死区控制时间。第二与非门U15、第十二与门U29、第十四与门U31的作用是在第二分频器U3的第四输出端Q4每半周期的后1/8时间，第二与非门U15输出低电平，接往第十二与门U29,使原反串去磁脉冲列输出信号高电平脉冲提前1/8时间变为低电平状态；接往第十四与门U31，使原反串触发脉冲列输出信号高电平脉冲提前1/8时间变为低电平状态。这样，反串触发脉冲列信号NTO高电平的后沿与反串去磁脉冲列信号NDO高电平的前沿间隔原脉宽的1/8时间；反串去磁脉冲列信号NDO高电平的后沿与反串触发脉冲列信号NTO高电平的前沿间隔原脉宽的1/8时间。此间隔时间为所加入的死区控制时间。第三非门U12、第三与门U16、第五与门U22、第七与门U24的作用是在原正串触发脉冲列输出信号高电平的1/4至1/2区间生成正串触发脉冲列采样时序信号PTE接往第一故障检测单元MKl的采样信号检测时序输入端FBEN与第二故障检测单元MK2的采样信号反向检测时序输入端NFEN ;在原正串去磁脉冲列输出信号高电平的1/4区间至1/2区间生成正串去磁脉冲列采样时序信号PDE接往第一故障检测单元MKl的采样信号反向检测时序输入端NFEN与第二故障检测单元MK2的采样信号检测时序输入端FBEN。当正串触发脉冲输入为高电平期间，正串触发脉冲列采样时序信号PTE为高电平时，第一故障检测单元MKl对正串触发脉冲列采样信号PTF进行判断，低电平时输出正串触 发脉冲列故障信号PTER ；正串去磁脉冲列采样时序信号PDE为高电平时，第二故障检测单元MK2对正串去磁脉冲列采样信号PDF进行判断，低电平时输出正串去磁脉冲列故障信号TOER ；第四非门U13、第四与门U17、第六与门U23、第八与门U25的作用是在原反串触发脉冲列输出信号高电平的1/4至1/2区间生成反串触发脉冲列采样时序信号NTE接往第三故障检测单元MK3的采样信号检测时序输入端FBEN与第四故障检测单元MK4的采样信号反向检测时序输入端NFEN ;在原反串去磁脉冲列输出信号高电平的1/4区间至1/2区间生成反串去磁脉冲列采样时序信号NDE接往第三故障检测单元MK3的采样信号反向检测时序输入端NFEN与第四故障检测单元MK4的采样信号检测时序输入端FBEN。当反串触发脉冲输入为高电平期间，反串触发脉冲列采样时序信号NTE为高电平时，第三故障检测单元MK3对反串触发脉冲列采样信号NTF进行判断，低电平时输出反串触发脉冲列故障信号NTER ；反串去磁脉冲列采样时序信号NDE为高电平时，第四故障检测单元MK4对反串去磁脉冲列采样信号NDF进行判断，低电平时输出反串去磁脉冲列故障信号NDER ；第一延迟电路U18及第九与门U26的作用是，将接往第一分频器U2清零端CLR的信号低电平后沿延迟后接往第一故障检测单元MKl与第二故障检测单元MK2的脉冲检测使能端CKEN，防止由于采样信号的延迟造成故障检测单元的误判。第二延迟电路U19及第十与门U27的作用是，将接往第二分频器U3清零端CLR的信号低电平后沿延迟后接往第三故障检测单元MK3与第四故障检测单元MK4的脉冲检测使能端CKEN，防止由于采样信号的延迟造成故障检测单元的误判。第一故障检测单元MKl至第四故障检测单元MK4的结构相同，其内部工作原理如下上升沿微分电路U45、第十六与门U46构成常态下的故障检测回路，用于检测在未发触发及去磁脉冲列时是否存在故障当脉冲检测使能端CKEN为高电平时，若在采样信号输入端FB检到高电平，则由上升沿微分电路U45向第二或门U52的第一输入端输出一个高电平单脉冲故障信号。第一或门U40、第十五与门U43、异或门U47、第五非门U49、第十七与门U51构成输出触发及去磁脉冲列时的故障检测及故障复位回路当检测时序输入端FBEN为高电平时，若采样信号输入端FB不为高电平则向第二或门U52的第二输入端输出高电平故障信号；当反向检测时序输入端NFEN为高电平时，若采样信号输入端FB不为低电平则向第二或门U52的第二输入端输出高电平故障信号；当检测时序输入端FBEN为高电平时，若采样信号输入端FB也为高电平,贝U认为电路无故障，向第三或门U53的第一输入端输出一个高电平故障复位信号。下降沿微分电路U41构成一个故障复位信号处理回路，目的是在故障清除端CLE的下降沿时向第三或门U53的第二输入端输出一个高电平故障复位信号。第二或门U52的输出端置位RS触发器U54，使输出端ERROR输出高电平故障状态信号；第三或门U53的输出端复位RS触发器U54，使输出端 ERROR输出低电平无故障状态信号。
权利要求
1.用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，它包括晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元；正串触发去磁脉冲生成单元包括第一分频器U2、第一非门U6和第一与门U8，第一分频器U2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第一非门U6的输入端与第一分频器U2的第四输出端Q4连接,该第四输出端Q4输出256分频的时钟信号，第一非门U6的输出端与第一与门U8的第一输入端连接；反串触发去磁脉冲生成单元包括第二分频器U3、第二非门U7和第二与门U9，第二分频器U3的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第二非门U7的输入端与第二分频器U3的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第二非门U7的输出端与第二与门U9的第一输入端连接；其特征在于 (O正串触发去磁脉冲生成单元中有以下器件3个D触发器，分别是第一 D触发器U10、第三D触发器U32和第五D触发器U34，第一或非门U4,第三非门U12，第一与非门U14，6个与门，分别是第三与门U16、第五与门U22、第七与门U24、第九与门U26、第i^一与门U28和第十三与门U30，第一延迟电路U18，第一故障检测单元MKl和第二故障检测单元MK2 ;第一 D触发器UlO的触发信号输入端D与正串触发脉冲输入端PIN连接，第一 D触发器UlO的时钟信号输入端C与晶振Ul的时钟信号输出端连接,第一 D触发器UlO的输出端Q与第一或非门U4的第一输入端连接，第一或非门U4的输出端与第一分频器U2的清零端CLR连接，第一或非门U4的第二输入端与第一分频器U2的第四输出端连接，第一分频器U2的第一输出端Ql输出32分频的时钟信号,该第一输出端Ql与第一与非门U14的第一输入端连接，第一分频器U2的第二输出端Q2输出64分频的时钟信号,该第二输出端Q2与第一与非门U14的第三输入端连接，第一分频器U2的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第一与非门U14的第二输入端连接,第一分频器U2的第三输出端Q3与第三非门U12的输入端连接，第三非门U12的输出端与第三与门U16的第二输入端连接，第三与门U16的第一输入端与第一与非门U14的第三输入端连接，第三与门U16的的输出端分别与第五与门U22的第二输入端和第七与门U24的第一输入端连接，第五与门U22的第一输入端与第一与门U8的输出端连接,第七与门U24的第二输入端与第一分频器U2的第四输出端Q4连接，第一与非门U14的输出端分别与第^ 与门U28的第一输入端和第十三与门U30的第一输入端连接,第^ 与门U28的第二输入端与第一分频器U2的第四输出端Q4连接，第十三与门U30的第二输入端与第一与门U8的输出端连接，第i^一与门U28的输出端与第三D触发器U32的触发信号输入端D连接，第十三与门U30的输出端与第五D触 发器U34的触发信号输入端D连接,第三D触发器U32和第五D触发器U34的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第三D触发器U32的输出端Q构成正串触发去磁脉冲生成单元的正串去磁脉冲列输出端TOO，第五D触发器U34的输出端Q构成正串触发去磁脉冲生成单兀的正串触发脉冲列输出端PTO ;第一延迟电路U18的输入端IN与第一或非门U4的输出端连接,第一延迟电路U18的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第一延迟电路U18的输出端OUT与第九与门U26的第二输入端连接，第九与门U26的第一输入端与第一或非门U4的输出端连接，第九与门U26的输出端分别与第一故障检测单元MKl的脉冲检测使能端CKEN和第二故障检测单元MK2的脉冲检测使能端CKEN连接，第一故障检测单元MKl的时钟信号输入端CLK和第二故障检测单元MK2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第一故障检测单元MKl的采样信号输入端FB与正串触发脉冲列采样信号输入端口 PTF连接，第二故障检测单元MK2的采样信号输入端FB与正串去磁脉冲列米样信号输入端口 PDF连接,第五与门U22的输出端分别与第一故障检测单元MKl的采样信号检测时序输入端FBEN和第二故障检测单元MK2的采样信号反向检测时序输入端NFEN连接，第七与门U24的输出端分别与第一故障检测单元MKl的采样信号反向检测时序输入端NFEN和第二故障检测单元MK2的采样信号检测时序输入端FBEN连接，第一故障检测单元MKl的输出端ERROUT输出正串触发脉冲列故障信号PTER，第二故障检测单元MK2的输出端ERROUT输出正串去磁脉冲列故障信号I3DER ； (2)反串触发去磁脉冲生成单元中有以下器件3个D触发器，分别是第二 D触发器U11、第四D触发器U33和第六D触发器U35，第二或非门U5，第四非门U13，第二与非门U15，6个与门，分别是第四与门U17、第六与门U23、第八 与门U25、第十与门U27、第十二与门U29和第十四与门U31，第二延迟电路U19，第三故障检测单元MK3和第四故障检测单元MK4 ;第二 D触发器Ull的触发信号输入端D与反串触发脉冲输入端NIN连接，第二 D触发器UlI的时钟信号输入端C与晶振Ul的时钟信号输出端连接,第二 D触发器Ull的输出端Q与第二或非门U5的第一输入端连接，第二或非门U5的输出端与第二分频器U3的清零端CLR连接，第二或非门U5的第二输入端与第二分频器U3的第四输出端连接，第二分频器U3的第一输出端Ql输出32分频的时钟信号,该第一输出端Ql与第二与非门U15的第一输入端连接，第二分频器U3的第二输出端Q2输出64分频的时钟信号，该第二输出端Q2与第二与非门U15的第三输入端连接，第二分频器U3的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第二与非门U15的第二输入端连接，第二分频器U3的第三输出端Q3与第四非门U13的输入端连接，第四非门U13的输出端与第四与门U17的第二输入端连接，第四与门U17的第一输入端与第二与非门U15的第三输入端连接，第四与门U17的的输出端分别与第六与门U23的第二输入端和第八与门U25的第一输入端连接，第六与门U23的第一输入端与第二与门U9的输出端连接，第八与门U25的第二输入端与第二分频器U3的第四输出端Q4连接，第二与非门U15的输出端分别与第十二与门U29的第一输入端和第十四与门U31的第一输入端连接，第十二与门U29的第二输入端与第二分频器U3的第四输出端Q4连接，第十四与门U31的第二输入端与第二与门U9的输出端连接，第十二与门U29的输出端与第四D触发器U33的触发信号输入端D连接，第十四与门U31的输出端与第六D触发器U35的触发信号输入端D连接，第四D触发器U33和第六D触发器U35的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第四D触发器U33的输出端Q构成反串触发去磁脉冲生成单元的反串去磁脉冲列输出端ND0，第六D触发器U35的输出端Q构成反串触发去磁脉冲生成单元的反串触发脉冲列输出端NTO ;第二延迟电路U19的输入端IN与第二或非门U5的输出端连接，第二延迟电路U19的时钟信号输入端C与晶振Ul的时钟信号输出端连接，第二延迟电路U19的输出端OUT与第十与门U27的第二输入端连接，第十与门U27的第一输入端与第二或非门U5的输出端连接，第十与门U27的输出端分别与第三故障检测单元MK3的脉冲检测使能端CKEN和第四故障检测单元MK4的脉冲检测使能端CKEN连接，第三故障检测单元MK3的时钟信号输入端CLK和第四故障检测单元MK4的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第三故障检测单元MK3的采样信号输入端FB与反串触发脉冲列采样信号输入端口 NTF连接，第四故障检测单元MK4的采样信号输入端FB与反串去磁脉冲列采样信号输入端口 NDF连接，第六与门U23的输出端分别与第三故障检测单元MK 3的采样信号检测时序输入端FBEN和第四故障检测单元MK4的采样信号反向检测时序输入端NFEN连接，第八与门U25的输出端分别与第三故障检测单元MK3的采样信号反向检测时序输入端NFEN和第四故障检测单元MK4的采样信号检测时序输入端FBEN连接，第三故障检测单元MK3的输出端ERROUT输出反串触发脉冲列故障信号NTER，第四故障检测单元MK4的输出端ERROUT输出反串去磁脉冲列故障信号NDER ； (3)有一个故障清除信号输入端CLEIN，分别与第一故障检测单元MKl的故障清除端CLE至第四故障检测单元MK4的故障清除端CLE连接； (4)第一故障检测单元MKl至第四故障检测单元MK4的结构相同，每个故障检测单元由下述器件组成下降沿微分电路U41，上升沿微分电路U45，3个与门即第十五与门U43、第十六与门U46、和第十七与门U51，3个或门即第一或门U40、第二或门U52和第三或门U53，第五非门U49，异或门U47以及RS触发器U54 ;下降沿微分电路U41的时钟输入端C、上升沿微分电路U45的时钟输入端C和RS触发器U54的时钟输入端C相互连接构成故障检测单元的时钟输入端CLK ;第十六与门U46的第一输入端构成故障检测单元的脉冲检测使能 端CKEN,第十六与门U46的第二输入端构成故障检测单兀的米样信号输入端FB,第一或门U40的第一输入端构成故障检测单兀的米样信号检测时序输入端FBEN,第一或门U40的第二输入端构成故障检测单元的采样信号反向检测时序输入端NFEN，下降沿微分电路U41的信号输入端IN构成故障检测单元的故障清除端CLE ;第十六与门U46的输出端与上升沿微分电路U45的信号输入端IN连接，上升沿微分电路U45的输出端OUT与第二或门U52的第一输入端连接；第十五与门U43的第一输入端与故障检测单元的采样信号输入端FB连接，第一或门U40的输出端与第十五与门U43的第二输入端连接,异或门U47的第一输入端与故障检测单元的采样信号检测时序输入端FBEN连接，第十五与门U43的输出端分别与异或门U47的第二输入端和第十七与门U51的第二输入端连接，异或门U47的输出端分别与第二或门U52的第二输入端和第五非门U49的输入端连接,第五非门U49的输出端与第十七与门U51的第一输入端连接，第十七与门U51的输出端与第三或门U53的第一输入端连接；下降沿微分电路U41的输出端OUT与第三或门U53的第二输入端连接；第二或门U52的输出端与RS触发器U54的置位端S连接，第三或门U53的输出端与RS触发器U54的复位端R连接，RS触发器U54的输出端Q构成故障检测单元的输出端ERR0UT。
全文摘要
本发明涉及应用于电网及电力系统中的晶闸管阀，特别是指对用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的改进。它包括晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元，正串触发去磁脉冲生成单元中还有3个D触发器，第一或非门U4，第三非门U12，6个与门，第一延迟电路U18，第一与非门U20，第一故障检测单元MK1和第二故障检测单元MK2；反串触发去磁脉冲生成单元中还有3个D触发器，第二或非门U5，第四非门U13，6个与门，第二延迟电路U19，第二与非门U21，第三故障检测单元MK 3和第四故障检测单元MK4。本发明的优点提出一种对输入信号适应性较强，且加入了死区控制功能，具有检测反馈及故障逻辑判断功能的用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路。
文档编号H03K19/098GK102970028SQ20121046690
公开日2013年3月13日 申请日期2012年11月16日 优先权日2012年11月16日
发明者杜宏斌, 许文哲 申请人:北京青云航空仪表有限公司