专利名称：延迟级、环形振荡器、pll电路和方法
技术领域：
本发明涉及一种用于半导体器件的延迟级。本发明还涉及一种环形振荡器、一种 PLL电路以及一种用于操作该延迟级的方法。
背景技术：
典型的延迟电路在接收到输入脉冲之后以某一预定延迟时间递送输出脉冲。作为输入和输出脉冲之间的周期的预定延迟周期必须是精确的和可重复的。这些延迟电路包括尤其在半导体器件(例如振荡器)中使用的延迟级。
存在许多电子电路应用，其中对于正确的操作，必须提供精确的定时或者电路的一部分与另一部分的同步。通过振荡器来方便地提供这种定时，该振荡器的频率对于定时或同步电路的要求而言是足够精确的。取决于所需精确性的程度，振荡器一方面可以非常简单，其中频率范围可以具有宽的范围，或者可以相对较复杂，其中需要高度精确的频率。
对于其它电路的板上定时，已经使用了各种振荡器。特别好地适用于在CMOS技术中实施的一种振荡器是环形振荡器。环形振荡器一种独立地振荡并且不需要任何外部部件 (例如电容器或线圈)的电子振荡器，所述外部部件在其他振荡器中被用来精确地设定操作频率。代替这些电容器或电感器调谐的电路，环形振荡器具有许多简单的反相级。环形振荡器的这些级通常还被称为延迟级或延迟单元。环形振荡器的操作频率通过从围绕环形振荡器的环的一个延迟级到另一个延迟级的切换事件的进展速度以及通过延迟级的数量来确定。
常规环形振荡器可以具有在非常宽频率范围内的其自身的操作频率。然而，作为例子，在当前作为CMOS IC芯片的一部分被制造的基于CMOS的环形振荡器中，一个芯片的振荡器的频率与另一个想象中相同的芯片的振荡器的频率的差可能相当大。这种宽范围的操作频率并且因此环形振荡器电路的性能易遭受至少三种明显的基本容差电源电压波动、温度变化、以及从一个芯片到另一个芯片的基本工艺变化。因此，在需要精确定时的情况下，例如频率精确度到百分之几以内，这种宽频率范围是不可接受的或者是不可全部接受的。因为上述的变化，所以通常认为环形振荡器非常不稳定并且易遭受频率漂移。
如果使用公知的环形振荡器，例如在PLL电路(PLL :锁相环)中。振荡器增益中大的变化导致PLL带宽中不需要的大的变化。因此，连接到环形振荡器的输出端的PLL电路的分频器必须被设计成用于环形振荡器的最高的可能振荡频率。然而，用于高频率的分频器通常比被设计成用于较低频率的分频器消耗更多的功率。发明内容
根据一个实施例，提供一种压控振荡器(VC0)，该压控振荡器通过对其延迟级进行编程而显示出振荡器的可编程振荡频率范围和可编程增益。根据该延迟级的另一个实施例，在该延迟级的输出端上的电容负载通常是恒定的。为了在压控振荡器的不同振荡频率范围和增益之间切换，通常数字地接通或切断在延迟级内部的并联延迟分支，以便分别增大或降低延迟级的增益，并且因此分别增大或降低振荡器的振荡频率。对于这种实施方式，只有接通的和连接到电源电压的延迟分支正在消耗功率。因此，功率消耗和振荡器频率与在连接到电源电压的延迟级内激活的延迟分支的数量成高度线性的比例。以这种方式可以补偿由工艺和温度变化所导致的振荡器增益的变化。为了补偿工艺变化，通常可以提供启动调谐电路来将振荡器调谐到所期望的最大 振荡频率。这种启动电路通常将开始于最低的可能频率范围(例如，当只有延迟级的其中一个并联延迟分支接通时)，并且逐步增大延迟分支的数量，直至达到所期望的最大频率。在振荡器的输出端通常连接一个或多个分频器。对于常规的振荡器，必须将分频器设计成以振荡器最高的可能频率运行。对于这种新的可编程振荡器，可以将分频器的操作范围简化为振荡器的最高频率，该振荡器被编程以在包含某一安全余量的范围内振荡。根据一个实施例，提供一种用于半导体器件的延迟级，该延迟级包括至少一个延迟分支、用于将预定义数量的所述至少一个延迟分支连接到电源电压的至少一个可控开关
>J-U ρ α装直。在另一个实施例中，提供至少两个不同的延迟分支，并且所述至少一个可控开关装置被设计成将预定义数量的延迟分支彼此并联连接，以便根据并联连接的延迟分支的数量来提供不同的频率范围。在另一个实施例中，提供至少一个输出端，用于提供具有由可控开关装置所设定的输出频率的相应输出信号。在另一个实施例中，开关装置包括可控开关，用于将延迟分支彼此并联连接。在另一个实施例中，开关装置包括可控开关，用于将所述至少一个延迟分支连接到电源电压。在另一个实施例中，提供至少一个控制端来接收至少一个控制信号，其中所述至少一个控制端被连接到可控开关装置的相应控制端。在另一个实施例中，提供输入端来接收输入信号。在另一个实施例中，提供接收第一电源电位的第一电源端和接收第二电源电位的第二电源端，其中第二电源电位低于第一电源电位，以及其中电源电压是从第一和第二电源电位得到的。在另一个实施例中，第一电源电位是正电源电位，以及第二电源电位是负电源电位。在另一个实施例中，在至少一个延迟分支内，该延迟分支通过第一可控开关可连接到第一电源端，并且该延迟分支通过第二可控开关进一步可连接到第二电源端，其中当第一和第二可控开关切断时，该延迟分支从电源电压断开，并且当第一和第二可控开关接通时，该延迟分支被连接到电源电压。在另一个实施例中，第一和第二可控开关是半导体开关。
在另一个实施例中，第一和第二可控开关是基于CMOS的晶体管。
在另一个实施例中，第一和第二可控开关是数字开关，所述数字开关被设计成通过向它们的控制端施加数字信号来数字地连接或断开相应的延迟分支。
在另一个实施例中，每一个延迟分支包括至少一个反相器。
在另一个实施例中，反相器被连接到接收输入信号的输入端，其中反相器通过开关装置被连接到电源电压，并且其中反相器被连接到提供输出信号的输出端。
在另一个实施例中，所有的反相器被连接到公共输入端和公共输出端。
在另一个实施例中，每一个反相器包括低输出阻抗，并且其中每一个反相器被设计成加载和卸载可连接到延迟级的输出端下游的另一延迟级的电容负载。
在另一个实施例中，延迟级是差分延迟级，其由差分电路组成。
在另一个实施例中，差分延迟级包括接收互补输入信号的两个互补输入端以及提供互补输出信号的两个互补输出端。
在另一个实施例中，差分延迟级包括至少一对互补延迟分支，每对互补延迟分支都包括第一和第二分支，其中在一对互补延迟分支内的第一和第二分支中的每个分支都包括反相器。
在另一个实施例中，提供正反馈电路，该正反馈电路被布置在所述至少一对互补延迟分支的第一和第二分支之间，并且为第一和第二分支中的每个分支提供正反馈信号以支持振荡。
在另一个实施例中，正反馈电路包括两个晶体管，所述两个晶体管关于它们的控制端和输出端彼此交叉I禹合。
本发明的实施例还提供一种环形振荡器电路，该环形振荡器电路包括第一延迟级和耦合到该第一延迟级的至少一个第二延迟级，其中第一和第二延迟级中的至少一个包括至少一个延迟分支和至少一个可控开关装置，所述至少一个可控开关装置将相应延迟级的预定义数量的所述至少一个延迟分支连接到电源电压。
在振荡器的另一个实施例中，在所述至少一个第一和第二延迟级内提供至少两个不同的延迟分支，并且所述至少一个可控开关装置被设计成将预定义数量的延迟分支彼此并联连接，以便根据并联连接的延迟分支的数量来提供不同的频率范围。
在另一个实施例中，开关装置包括可控开关，用于将在至少一个第一和第二延迟级内的延迟分支彼此并联连接。
在另一个实施例中，开关装置包括可控开关，用于将在至少一个第一和第二延迟级内的至少一个延迟分支连接到电源电压。
在另一个实施例中，提供振荡器输出端，用于提供具有由第一和第二延迟级所设定的振荡器频率的振荡器输出信号。
在另一个实施例中，每一个延迟级包括至少一个输入端和至少一个输出端，其中第二延迟级的输出端被连接到第一延迟级的输入端，以及其中第二延迟级的输入端被连接到第一延迟级的输出端。
在另一个实施例中，提供电源电压调谐电路，用于调谐第一或第二电源电位中的至少一个。
在另一个实施例中，提供启动调谐电路，用于将振荡器调谐到最大振荡频率。
在另一个实施例中，提供至少一个分频器，其被布置成相对于第二延迟级的输出端串联连接。在另一个实施例中，分频器被设计成以振荡器最高的可能频率来操作。在另一个实施例中，分频器被设计成以振荡器最高的实际编程频率来操作。在另一个实施例中，振荡器是压控振荡器。本发明的实施例还提供一种包括振荡器的PLL电路，其中振荡器包括第一延迟级和耦合到该第一延迟级的至少一个第二延迟级，其中第一和第二延迟级中的至少一个包括至少一个延迟分支和至少一个可控开关装置，所述至少一个可控开关装置将相应延迟级的预定义数量的所述至少一个延迟分支连接到电源电压。在PLL电路的另一个实施例中，振荡器是环形振荡器。在另一个实施例中，提供了接收输入信号的第一输入端、提供输出信号的输出端、以及接收从该输出信号得到的第二输入信号的第二输入端。在另一个实施例中，提供相位检测器和环路滤波器，其中相位检测器、环路滤波器和振荡器被一个接一个地布置，并且被布置在输入端和输出端之间。在另一个实施例中，相位检测器是相位频率检测器。在另一个实施例中，相位检测器被设计成产生相位差信号，该相位差信号表示第一和第二输入信号之间的相位差。 在另一个实施例中，环路滤波器是数字环路滤波器。在另一个实施例中，环路滤波器包括低通滤波器，用于对相位差信号进行滤波并且提供滤波后的相位差电压信号。在另一个实施例中，振荡器由滤波后的相位差电压信号控制，并且然后振荡器产生PLL电路的输出信号，其中输出信号具有预定义的频率范围。本发明的实施例还提供一种操作用于半导体器件的延迟级的方法，包括提供至少一个延迟分支和至少一个可控开关装置；并且通过向相应开关的相应控制端提供相应的控制信号来切换至少一个开关，以便将相应延迟级的预定义数量的所述至少一个延迟分支连接到电源电压。在另一个实施例中，预定义数量的延迟分支被彼此并联连接，以便根据并联连接的延迟分支的数量来提供不同的频率范围。在另一个实施例中，通过切换至少一个开关来设定延迟级的输出信号的输出频率。在另一个实施例中，通过切换能够切换的开关电容器网络的至少一个开关以将至少一个电容器连接到延迟级的输出端，从而设定延迟级的输出信号的输出频率。本发明的实施例还提供一种用于操作环形振荡器电路的方法，包括提供第一延迟级和耦合到该第一延迟级的至少一个第二延迟级，其中第一和第二延迟级中的至少一个包括至少一个延迟分支和至少一个开关装置；并且通过向相应开关的相应控制端提供相应的控制信号来切换开关装置的至少一个开关，以便将相应延迟级的预定义数量的所述至少一个延迟分支连接到电源电压。在另一个实施例中，预定义数量的延迟分支被彼此并联连接。在另一个实施例中，调谐至少一个电源电位。
在另Iv实施例中，将振汤器调谐到最大振汤频率。在另一个实施例中，振荡器被设计成以最高的可能频率来操作。在另一个实施例中，振荡器以最高的实际编程频率来操作。本发明的其它示例性实施例在附图的示意图中被更详细地解释。
为了更完全地理解本发明的各实施例，现在参考结合附图所作的下列描述。下面使用附图的示意图来更详细地解释各示例性实施例，其中
图1示出说明根据本发明一个实施例的延迟级的方框 图2示出根据图1的实施例的单个延迟级的电路布置；
图3A示出根据图2的实施例的单个延迟级的电路布置的第一个例子；
图3B示出根据图2的实施例的单个延迟级的电路布置的第二个例子；
图3C示出根据图2的实施例的单个延迟级的电路布置的第三个例子；
图3D示出可用于图3C中所示的电路布置的开关电容器的一些例子；
图4示出说明根据本发明另一实施例的延迟级的方框 图5示出根据图4的实施例的单个延迟级的电路布置；
图6示出说明根据本发明一个实施例的环形振荡器的方框 图7示出说明根据本发明另一实施例的环形振荡器的方框 图8示出说明根据本发明一个实施例的PLL电路的方框图。在附图的所有图中，相同的或者具有相同功能的元件、特征和信号具有相同的附图标记，除非另作说明。
具体实施例方式图1示出说明根据本发明一个实施例的延迟级的方框图。在图1中，用附图标记10表示延迟级。根据一个示例性实施例，延迟级10被设计成包含在压控振荡器(VCO)(例如环形振荡器)中。延迟级10包括用于接收互补输入信号IN_P、IN_N的两个输入端11、12。延迟级10还包括提供互补输出信号0UT_P、0UT_N的两个输出端13、14。延迟级10还包括用于第一电源电位VDD (例如正电源电位VDD)的第一电源端15和用于第二电源电位VSS (例如负电源电位VSS或者参考电位VSS比如地电位)的第二电源端16。延迟级10还包括至少一个控制端17。根据一个实施例，该控制端17被设计成接收控制信号CTL。图2示出如图1所示的单个延迟级的电路布置。延迟级10包括第一分支20A和第二互补分支20B。两个分支20A、20B被彼此并联布置，并且被布置在第一和第二电源端15、16之间。两个分支20A、20B形成一对并联布置的分支。在下文中，分配给第一分支20A的元素在相应的附图标记内具有标记“A”，以及分配给其互补分支20B的元素在相应的附图标记内具有标记“B”。20A.20B中的每一个分支包括反相器21A、21B。
在第一分支20A内的第一反相器21A包括相反导电类型的两个晶体管22A、23A。 在当前的例子中，反相器21A的第一晶体管22A是PMOS型晶体管，以及反相器21A的第二晶体管23A是NMOS型晶体管。第一分支20A的这些晶体管22A、23A的控制端，即它们的栅极端，被连接到输入端11以接收输入信号IN_P。第一反相器21A的两个晶体管22A、23A的导电路径被布置成彼此串联连接，并且被布置在第一和第二电源端15、16之间。第一和第二晶体管22A、23A之间的抽头24A被连接到输出端14以用于提供互补输出信号0UT_N。
类似地，第二分支20B内的第二反相器21B也包括相反导电类型(PMOS、NMOS)的两个晶体管22B、23B，其中它们的控制端被连接到输入端12以用于接收互补输入信号IN_ N，并且这些晶体管22B、23B的导电路径之间的抽头24B被连接到输出端13以用于提供输出信号0UT_P。
延迟级10还包括正反馈电路25。正反馈电路25被布置在该对分支内的两个互补分支20A、20B之间，正反馈电路25包括两个NMOS型晶体管26A、26B，其中将这些晶体管 26A、26B中的第一个分配给第一分支20A，以及其中将这些晶体管26A、26B中的第二个分配给第二互补分支20B。这些晶体管26A、26B的导电路径都被布置在第一电源端15和对应于相应分支20A、20B的抽头24A、24B之间。晶体管26A、26B的控制端彼此交叉耦合，其中晶体管26A的控制端被连接到相对分支20B的抽头24B上，以及晶体管26B的控制端被连接到相对分支20A的抽头24A上。正反馈电路25被设计成用于向第一和第二分支20A、20B 中的每一个提供正反馈信号，以支持这些分支20A、20B的振荡。
图2中的延迟级10还包括开关装置27。在当前的实施例中，开关装置27的第一部分27’被布置在第一电源端15和两个分支20A、20B之间，以及开关装置的第二部分27〃 被布置在第二电源端16和两个分支20A、20B之间。开关装置27的每一部分27’、27〃在输入侧上被连接到控制端17以接收控制信号CTL。
图3更详细地示出图2所示的单个延迟级的电路布置。
在图3A的实施例中，开关装置27包括四个晶体管30A、30B、31A、31B。不同的晶体管30A、30B、31A、31B沿着反相器21A、21B的导电路径被串联布置。在这些分支20A、20B 的每一个内，提供PMOS晶体管31A、31B和NMOS晶体管30A、30B。开关装置27的这些晶体管30A、30B、31A、31B和在分支20A、20B内的反相器21A、21B的晶体管23A、22A、23B、22B关于它们的导电路径被布置成串联连接。因此，这些晶体管30A、30B、31A、31B在相应的分支 20A、20B内充当接通/切断装置，以用于连接和断开相应的分支20A、20B。
关于第一分支20A，提供NMOS晶体管30A和PMOS晶体管31A。NMOS晶体管30A的导电路径被布置在晶体管23A和电源端15之间。PMOS晶体管3IA的导电路径被布置在晶体管23A和第二电源端16之间。PMOS晶体管31A的控制端被直接连接到控制端17以接收控制信号CTL，而NMOS晶体管30A的控制端通过反相器32被连接到控制端17。反相器32 对控制信号CTL进行反相，并且提供反相的控制信号CTL’。
通过提供这个附加反相器32，有可能通过相同的控制信号CTL来“接通”和“切断” 这两个晶体管30A、31A。然而，还可以通过两个互补控制信号(图3A中未示出)提供这种功能。而且，还有可能使用可由相同控制信号CTL控制的相同导电类型的晶体管30A、31A。在这两种情况下，反相器32不再是必需的，因为通过相同的控制信号CTL来“接通”和“切断” 开关装置27的这两个晶体管30A、31A。
而且，在互补路径20B内提供NMOS晶体管30B和PMOS晶体管31B，它们以与第一分支20A中的晶体管30A、31A类似的连接方式来连接。通过相同控制信号CTL控制的开关装置27的晶体管30A、30B、31A、31B被用来向反相器21A、21B提供电源电压V1=VDD-VSS。因此，这些晶体管30A、30B、31A、31B被分别用于通过简单地“接通”和“切断”这些晶体管30A、30B、31A、31B来断开和连接这些反相器21A、21B。本身可以理解的是，关于图1-3A所示的电路布置说明了单个延迟级电路的最小电路。在仅仅包括一个分支和一个互补分支的该延迟级中，如果开关被切断，则振荡器将停止振荡。图3B示出根据图2的实施例的单个延迟级的第二布置的第二个例子。不同于图3A的第一个例子，在图3B的延迟单元10的第二个例子中，开关装置27仅仅包括一个开关部分27’。这意味着，开关装置仅仅包括在第一电源电位VDD —侧上的开关30A、30B。原则上不必在第一电源电位VDD和第二电源电位VSS上还使用开关。也可以利用分支内的一个开关来切断和接通延迟单元10的相应分支。代替使用第一开关部分37’内的晶体管30A、30B，还有可能仅仅使用开关装置27的第二开关部分27’的晶体管31A、31B，然后将它们布置在晶体管22A、22B和第二电源电位VSS之间。图3C示出根据图2的实施例的单个延迟级的电路布置的第三个例子。这里，在两个分支20A、20B之间，尤其是在两个反相器21A、21B内的两个分支20A、20B的部分之间，提供开关电容器装置33。这个开关电容器装置33可由控制信号BB来控制。在图3C中仅仅示出一个开关电容器装置33，然而，该开关电容器装置33可以包括一个或多个可切换的电容器或变抗器，它们被彼此并联地布置，并且可由不同的控制信号BB来控制，以便切换彼此并联的电容器或变抗器中所期望的一个。图3D示出用于实施图3C所示的开关电容器装置33的三种不同的形式。在图3D的上部中，开关电容器装置33包括一个可通过使用合适的开关35来切换的电容器34。在开关电容器装置33的其他两种形式中，它的功能通过两个晶体管36、37来实现。开关电容器装置33内的两个晶体管的控制端被连接到分支20A、20B的相应一个上。开关电容器装置33内的这两个晶体管36、37的导电路径被彼此平行布置，并且这些晶体管36、37的两个负载端被缩短并被连接到控制端以接收相应的控制信号BB。通过PMOS晶体管36 (如在图3D的中部所示)或NMOS晶体管(如在图3D的下部所示)可以实现晶体管36、37。通过提供开关电容器装置33，有可能在延迟单元10内实现一个或多个可切换的电容器或变抗器。可以使用这些开关电容器或变抗器在一个或多个离散步骤中增大或减小振荡器的振荡频率。图4示出说明根据本发明另一个实施例的延迟级的方框图。用附图标记40表示图4中的延迟级。不同于图1-3D的示例性实施例，图4中所示的延迟级40除了互补输入端11、12、互补输出端13、14和两个电源端15、16之外还包括总共四个控制端411-412。这些控制端41W-41Z中的每一个被用来接收一个控制信号CTLW-CTLZ。图5示出根据图4的实施例的单个延迟级的详细电路布置。延迟级40包括总共四个分支20A和四个互补分支20B以形成四对分支。这些分支20A和互补分支20B中的每一个如图2和3A中所示那样被构造。因此，分支20A、20B中的每一个包括一个反相器21A、21B。分支20A的所有反相器被连接到公共输入端11。这些反相器21A的抽头24A被彼此缩短并被连接到公共输出端14。因此，这些反相器21A以及还有延迟级40的一侧上的相应分支20A相对于输入端11和输出端14以及还相对于电源端15、16被彼此并联布置。
而且，互补分支20B内的反相器21B相对于输入端12和输出端13被彼此并联布置。
图5中的延迟级40通常(但不是一定)包括一个单独的正反馈电路25，其被布置在延迟级40的左侧上的四个分支20A与右侧上的四个互补分支20B之间。因此，将该单独的正反馈电路25分配给所有对的分支。
在延迟级40内，在每一种情况下，一个分支20A和一个互补分支20B形成一对分支。这意味着，图5中的延迟级40包括总共四对分支，其中这些对分支的每一对在控制侧被连接到控制端41W-41Z之一。使用这些控制端41W-41Z中的每一个接收控制信号 CTLff-CTLZ0这些控制信号CTLW-CTLZ通常(但不是一定)是数字逻辑信号。这些逻辑信号包括第一电压电平(例如低电平)和第二电压电平(例如高电平)。将这些电压电平提供给相应对的分支20A、20B内的晶体管30A、31A、30B、31B的控制端。利用这些控制信号CTLW-CTLZ， 可以将相应对的分支内的晶体管30A、30B、31A、31B接通或切断。因此，通过相应的控制信号CTLW-CTLZ有可能激活或停用不同对的分支。
通过在一个延迟级40内提供四对不同的分支，有可能激活和停用任意数量对的分支。例如，通过施加适当的控制信号CTLW-CTLZ，有可能激活所有的这些对分支，结果所有的分支20A被彼此并联布置，并且所有的互补分支20B也被彼此并联布置。而且，还有可能仅仅选择三对、两对或仅仅一对分支，然后彼此并联连接它们。另外，还有可能断开并且因此停用所有对分支。通过提供合适的控制信号CTLW-CTLZ来连接和激活任意数量对的分支，有可能以所期望的方式调整延迟级的振荡频率。
图6示出说明根据本发明的实施例的环形振荡器的方框图。
环形振荡器是具有许多差不多相同并且非常简单的反相(延迟)级的半导体电路， 这些反相(延迟)级被彼此串联连接，其中每一级的输出被耦合到下一级的输入，并且最后一级的输出被耦合到第一级的输入。环形振荡器的这些延迟级的每个包括具有一对串联连接的互补晶体管的反相器，所述晶体管在CMOS技术中是金属氧化物半导体(MOS)晶体管。当将低逻辑电平(低，“O”)施加到其输入端时，该晶体管的输出切换到高逻辑电平(高， “1”)，并且当将高逻辑电平施加到其输入端时，该晶体管的输出切换到低逻辑电平。通过围绕环形振荡器的环从一个延迟级到另一个延迟级的低到高和高到低的切换事件的进展速度以及延迟级的数量来确定这种类型的振荡器的操作频率。
关于图6中的实施例，用附图标记60表示环形振荡器。环形振荡器60包括两个延迟级40’、40〃，而第二个延迟级40〃被布置在第一个延迟级40’的下游，使得第一延迟级 40’的输出端被连接到第二延迟级40〃的输入端，并且第二延迟级40〃的输出端通过反馈线65、66被耦合到第一延迟级40’的输入端。两个延迟级40’、40〃使用相同的电源电压 Vl=VDD-VSS。
通常但不是一定,延迟级40’、40〃是相同的，并且对应于例如图5所示的延迟级40 的电路布置。这意味着两个延迟级40’、40〃被连接到公共控制端41W-41Z以接收控制信号CTLW-CTLZ。然而，对于两个延迟级40’、40〃还有可能使用不同的电路布置。但是，关于在制造这种环形振荡器60期间的技术方面，对于两个(或更多个)延迟级40’、40〃来说相当有用的是使用差不多相同或者至少类似的电路布置。环形振荡器60包括四个输出端61-64。在第一输出端61,提供第一输出信号ΡΗ_0。在第二输出端62,提供第二输出信号PH_180,其关于在第一输出端61的第一输出信号ΡΗ_0被移相180度。这些输出端61、62被连接到第一延迟级40’的输出端。在环形振荡器60的第三输出端63,提供输出信号PH_90,其关于第一输出端61的第一输出信号ΡΗ_0被移相90度。在第四输出端64,提供第四输出信号PH_270,其一方面关于第三输出端63的第三输出信号PH_90被移相180度,并且其关于在第一输出端61的第一输出信号ΡΗ_0被移相270度。第三和第四输出端62、64被连接到第二延迟级40〃的输出端。利用这四个输出信号PH_0、PH_90、PH_180、PH_270，有可能产生基本上具有四个不
同频率的输出信号。图7示出说明根据本发明另一个实施例的环形振荡器的方框图。除了图6的环形振荡器之外，图7的环形振荡器60还包括电源电压调谐电路70，用于通过调谐控制信号SI调谐第一或第二电源电位VDD、VSS中的至少一个。进一步提供启动调谐电路71，以通过另一调谐控制信号S2将环形振荡器60调谐到它的最大振荡频率。环形振荡器60还包括至少一个分频器72。该分频器相对于第二延迟级(图7中未示出)的输出端被布置成串联连接。分频器72被设计成以环形振荡器60的最高的可能频率fmax 来操作。另外或者可选地，分频器72被设计成以环形振荡器60的最高的实际编程频率来操作。图8示出说明根据本发明一个实施例的PLL电路的方框图。在图8中，用附图标记80表示PLL电路。PLL电路80包括接收参考信号REF的第一输入端81和接收输入信号IN的第二输入端82。PLL电路80还包括提供输出信号OUT的输出端83。输出端83通过反馈线84被耦合到第二输入端82，以便将输出信号OUT反馈到输入端82。在图8的实施例中，在反馈线84内布置分频器85。分频器85包括分频因子N，该分频因子N被用来对输出信号OUT进行分频并且提供分频后的输出信号OUT’。该分频后的输出信号OUT’然后形成输入信号IN。PLL电路80还包括相位检测器86、环路滤波器87和振荡器60，它们被一个接一个地布置,并且被布置在两个输入端81、82和输出端83之间。相位检测器86被设计成对参考信号REF和输入信号IN进行互相比较，并且提供相位差信号XI，该相位差信号Xl指示接收到的输入信号IN和参考信号REF之间的相位差。环路滤波器87被设计成对相位差信号Xl进行滤波并且提供滤波后的相位差电压信号X2。然后将该滤波后的相位差电压信号X2转发给振荡器60。环路滤波器通常(但不是一定)是数字环路滤波器87。图8的实施例中的振荡器60是压控振荡器60(VC0)，其通过电压信号X2来控制，并且被用来产生具有预定义频率范围的输出信号OUT。然后压控振荡器60根据控制信号CTLff-CTLZ产生周期性振荡信号，该振荡信号然后形成输出信号OUT。
在当前的实施例中，压控振荡器60的电路布置是环形振荡器60，并且对应于图6、 图7所示的环形振荡器的电路布置。因此，根据本发明的一个实施例，振荡器60被设计成提供具有可设定频率范围的输出信号OUT。为了定义输出信号OUT的所期望的频率，振荡器 60包括通过控制电路88接收不同控制信号CTLW-CTLZ的控制端41W-41Z。利用这个环形振荡器60，有可能提供非常宽范围频率的输出信号。然而，该输出信号的频率变化不依赖于或者几乎不依赖于工艺变化、温度变化和电源电压的变化。
尽管上面已经描述了本发明的示例性实施例，但是本发明不限于此，而是可以以宽变化来修改。
本领域技术人员将会理解，在不脱离本发明的真实范围的情况下，可以进行尤其在电路中的各种变化和修改，并且可以用等同物来代替其元件。另外，在不脱离其中心范围的情况下，可以进行许多修改以使特定情形或材料适合于本发明的教导。
此外，尽管已经主要结合CMOS技术讨论了本发明的各实施例，但是应当理解，本发明的原理还适用于其它技术，例如JFET、双极技术等等。而且，所述实施例的延迟级和环形振荡器的晶体管可以不必是MOSFET型晶体管，而还可以是JFET、双极晶体管、IGBT等等。
而且，所给出的数值数据仅仅是为了更好地理解而被给出，然而，它们不打算将本发明局限于此。
在延迟单元或环形振荡器的上述实施例中，图5-8中的延迟单元包括四对分支， 其中它们中的每一对都包括一对反相器。然而，互补分支对的数量不限于四对，而是还可以是两对、三对或大于四对。而且，环形振荡器也不限于仅仅两个延迟级，而是还可以包括大于两个的延迟级，例如四个、六个或任何数量(偶数)的延迟级。
而且，上面的实施例关于延迟级和相应环形振荡器的差分结构被描述。然而，还有可能并且是在本申请的实际范围内的是，提供没有这种差分结构的延迟级。在这种情况下不必提供互补分支对。在这种情况下，均具有反相器和两个开关晶体管的单个分支足以并联连接所期望数量的分支，以便提供所期望的输出频率。
附图标记列表10延迟级11、12输入端13,14输出端15、16电源端17控制端20A.20B分支21A、21B反相器22A、22B反相器的PMOS晶体管23A、23B反相器的NMOS晶体管24A、24B抽头25正反馈电路26A、26B正反馈电路的NMOS晶体管27开关装置27’、27"开关装置的部分
30A、30B开关装置的NMOS晶体管
31A、31B开关装置的PMOS晶体管
32反相器
33开关电容器装置
34电容器
35开关36、37晶体管40、40’、40〃延迟级41W-41Z控制端
60环形振荡器
61-64输出端
65,66反馈线
70电源电压调谐电路
71启动调谐电路
72分频器80PLL电路81,82输入端
83输出端
84反馈线
85分频器
86相位检测器
87环路滤波器
88控制电路BB控制信号CTL、CTL’控制信号CTLff-CTLZ控制信号
IN输入信号
IN_P、IN_N(互补)输入信号
OUT输出信号
OUT’分频后的输出信号
0UT_P、0UT_N (互补)输出信号
PH_0-PH_270输出信号(具有不同的相位)
REF参考信号
Vl电源电压
VDD、VSS电源电位
Xl相位差信号
X2滤波后的相位差电压信号。
权利要求
1.一种环形振荡器电路，包括 第一差分延迟级；以及 耦合到第一延迟级的至少一个第二差分延迟级， 其中所述第一和第二差分延迟级中的至少一个包括下述 至少一个第一和第二差分延迟分支，其每一个包括第一和第二分支， 至少一个可控开关装置，为了将预定义数量的差分延迟分支连接到电源电压，其包括第一和第二电源电位， 正反馈电路，其被布置在所述第一和第二分支之间，并且其为每个分支提供正反馈信号，其中所述正反馈电路包括两个晶体管，所述两个晶体管关于它们的控制端和输出端彼此交叉耦合， 其中所述环形振荡器电路包括电源电压调谐电路，以便调谐所述第一或第二电源电位。
2.如权利要求I所述的环形振荡器电路，其中所述延迟级的所述至少一个可控开关装置被设计成将预定义数量的延迟分支彼此并联连接，以便根据并联连接的延迟分支的数量来提供不同的频率范围。
3.如权利要求2所述的环形振荡器电路，其中所述延迟级还包括用于提供相应输出信号的至少一个输出端，所述相应输出信号包括由所述可控开关装置所设定的输出频率。
4.如权利要求2所述的环形振荡器电路，其中所述延迟级的所述开关装置包括可控开关，用于将延迟分支彼此并联连接。
5.如权利要求I所述的环形振荡器电路，其中所述延迟级还包括至少一个控制端，以便接收至少一个控制信号，其中所述至少一个控制端被连接到所述可控开关装置的相应控制端。
6.如权利要求I所述的环形振荡器电路，其中所述延迟级还包括接收输入信号的输入端。
7.如权利要求I所述的环形振荡器电路，其中所述延迟级还包括接收第一电源电位的第一电源端和接收第二电源电位的第二电源端，其中所述第二电源电位低于所述第一电源电位。
8.如权利要求7所述的环形振荡器电路，其中所述第一电源电位是正电源电位，以及所述第二电源电位是负电源电位。
9.如权利要求7或8所述的环形振荡器电路，其中所述延迟分支中的分支能够通过第一可控开关连接到第一电源端，并且这些分支还能够通过第二可控开关连接到第二电源端，其中当所述第一和第二可控开关被切断时，相应分支从所述电源电压断开，并且当所述第一和第二可控开关被接通时，所述分支被连接到所述电源电压。
10.如权利要求9所述的环形振荡器电路，其中所述第一和第二可控开关被形成为半导体开关。
11.如权利要求9所述的环形振荡器电路，其中所述第一和第二可控开关被形成为基于CMOS的晶体管。
12.如权利要求9所述的环形振荡器电路，其中所述第一和第二可控开关是数字开关，所述数字开关被设计成通过向它们的控制端施加数字控制信号来数字地连接或断开相应的分支。
13.如在前权利要求之一所述的环形振荡器电路，其中每一个分支包括至少一个反相器。
14.如权利要求13所述的环形振荡器电路，其中所述反相器被连接到输入端，以便接收输入信号，其中所述反相器通过所述开关装置被连接到所述电源电压，并且其中所述反相器被连接到提供输出信号的输出端。
15.如权利要求13所述的环形振荡器电路，其中所有的反相器被连接到公共输入端和公共输出端。
16.如权利要求13所述的环形振荡器电路，其中每一个反相器包括低输出阻抗，并且其中每一个反相器被设计成加载和卸载能够连接到延迟级的输出端的下游的另一延迟级的电容负载。
17.如权利要求I所述的环形振荡器电路，其中所述延迟级包括两个互补输入端，以便接收互补输入信号；以及两个互补输出端，以便提供互补输出信号。
18.如权利要求I所述的环形振荡器电路，还包括振荡器输出端，用于提供具有由所述第一和第二延迟级所设定的振荡器频率的振荡器输出信号。
19.如权利要求I所述的环形振荡器电路，其中每一个延迟级包括至少一个输入端和至少一个输出端，其中所述第二延迟级的输出端被连接到所述第一延迟级的输入端，并且其中所述第二延迟级的输入端被连接到所述第一延迟级的输出端。
20.如权利要求I所述的环形振荡器电路，还包括启动调谐电路，以便将环形振荡器调谐到最大振荡频率。
21.如权利要求I所述的环形振荡器电路，还包括至少一个分频器，所述分频器被布置成相对于所述第二延迟级的输出端串联连接。
22.如权利要求21所述的环形振荡器电路，其中所述分频器被设计成以环形振荡器的最高的可能频率来操作。
23.如权利要求21所述的环形振荡器电路，其中所述分频器被设计成以环形振荡器的最高的实际编程频率来操作。
24.如权利要求I所述的环形振荡器电路，其中环形振荡器被形成为压控振荡器。
25.—种PLL电路，包括如权利要求I至24之一所述的环形振荡器电路。
26.如权利要求25所述的PLL电路,还包括第一输入端，以便接收输入信号；输出端，以便提供输出信号；以及第二输入端，以便接收从所述输出信号得到的第二输入信号。
27.如权利要求26所述的PLL电路，还包括相位检测器和环路滤波器，其中所述相位检测器、所述环路滤波器和环形振荡器被一个接一个地布置，并且被布置在所述输入端和所述输出端之间。
28.如权利要求27所述的PLL电路，其中所述相位检测器被形成为相位频率检测器。
29.如权利要求27所述的PLL电路，其中所述相位检测器被设计成产生相位差信号，所述相位差信号指示所述第一和第二输入信号之间的相位差。
30.如权利要求27所述的PLL电路，其中所述环路滤波器被形成为数字环路滤波器。
31.如权利要求29所述的PLL电路，其中所述环路滤波器包括低通滤波器，以便对所述相位差信号进行滤波并且提供滤波后的相位差电压信号。
32.如权利要求31所述的PLL电路，其中环形振荡器由所述滤波后的相位差电压信号来控制，然后环形振荡器产生所述PLL电路的输出信号，其中所述输出信号具有预定义的频率范围。
全文摘要
本发明公开了延迟级、环形振荡器、PLL电路和方法。一种用于半导体器件的延迟级包括至少一个延迟分支和至少一个可控开关装置，所述至少一个可控开关装置将预定义数量的所述至少一个延迟分支连接到电源电压。
文档编号H03L7/085GK102983862SQ20121052174
公开日2013年3月20日 申请日期2007年10月29日 优先权日2006年10月27日
发明者E.塞勒 申请人:英飞凌科技股份公司