专利名称：一种低复杂度的低密度奇偶校验ldpc码编码电路结构的制作方法
技术领域：
本发明属于数字信号与系统领域，涉及数据传输纠错技术中的LDPC码纠错编码电路的实现。具体涉及针对具有近似下三角形式的准循环结构的LDPC码的编码电路的实现，为一种低复杂度的LDPC码的编码电路结构。
背景技术：
通信的目的是把对方不知道的消息及时可靠的传送到对方，提高信息传输的可靠性和有效性，始终是通信工作追求的目标。信道编码是为了保证通信系统的传输可靠性、克服信道中的噪声和干扰而专门设计的一类抗干扰的技术和方法。它根据一定的规律在待发送的信息码元中人为的加入一些必要的校验码元，在接收端，利用这些检验码元与信息码元的规律发现和纠正差错，以提高信息码元传输的可靠性。待发送的码元信息为信息码元，人为的加入多余码元为校验码元。信道编码的目的是试图以最少的校验码元换取最大程度的可靠性的提高。在通信系统中，纠错编码被用来提高信道传输的可靠性和功率利用率，LDPC(Low-density Parity-check,低密度奇偶校验)码是一种性能较好的纠错编码。LDPC码最初由Gallager提出，但是并没有引起足够的重视，直到Turbo码提出后，人们在研究Turbo码的迭代解码时，发现二者具有相同的特性，即约束随机码集合以及迭代解码的特性，随后掀起了 LDPC码的研究高潮。LDPC码以其逼近香农极限的性能和可完全并行实现迭代译码的特点，在许多场合下性能优于其他信道编解码，正逐渐成为无线传感网中信道纠错码研究的热点，目前已经有许多系统选择使用LDPC码，如卫星数字视频广播标准DVB-S2和下一代移动通信系统。不同于其他线性分组码，LDPC码是由其H矩阵来表示的。H矩阵的特性直接影响到LDPC码的编码复杂度。LDPC码所面临的一个主要问题是其较高的编码复杂度和编码延时。如果采用普通的编码方式，LDPC码编码器具有与码长成二次方的编码复杂度，在码长较长时这是难以接受的。因此，实际应用的时候，主要考虑具有特定结构的校验矩阵的LDPC码。LDPC码是一种具有稀疏校验矩阵的线性纠错码。其校验矩阵的元素除了一小部分为I以外，其他绝大多数均为零。不同于其他线性分组码，LDPC码是由其校验矩阵H来表示的，一般的编码方式也是将生成矩阵G转换为校验矩阵H来完成编码。LDPC码常见的编码算法有G矩阵实现方法，RU分解算法，LU预分解算法等。其中RU分解算法是结构化的LDPC码最常用的编码算法。
发明内容
本发明要解决的问题为在码率大于O. 5的LDPC码编码电路中采用按行部分并行的编码方式具有极大的优势，而目前的LDPC码编码电路采用全并行的或者按列部分并行的运算方式，对于码率大于O. 5的LDPC码来说，按列编码相比于按行编码需要更多的桶形移位器以及累加器单元。本发明的技术方案为一种低复杂度的低密度奇偶校验LDPC码编码电路结构，其特征是应用本电路结构进行编码的来自信源的输入信息为输入的信息序列s以及校验序列P按Z位划分为kb=nb — mb个组，则s = [sQ，s15.…，…，pkb—J，因此整个码字可表示为:C = [S P]=[S0，Si，….·Skb-1-Pu-Pl…设校验矩阵H表示为=H=^1H2] ,H1对应于信息序列部分,H2对应于校验码字部分， j为校验矩阵H中的分块矩阵，分块大小为z ；根据Hct=O以及H1和H2的特征得到P。= Σ ΛΑ ;定义=，i=0，I,…，mb-l，上面的方程可表示为，ρ0 = 2Γ；—% ；根据P0 求得 IP1=入 0+ Π !PoPm1-1 =λιη ) ^+Π, P0ρχ+1 = λ χ+ρ0+ρχpi+1= λ J+Pi i ^ O, χ, mb-l其中X是校验矩阵H中对应校验序列部分H2中第一列为O的元素所在的行值；其中参数说明如下z为低密度奇偶校验码的分组值；kb为输入待编码的信息序列按照z位进行分组的组数；nb为经编码之后的序列按照z位进行分组的组数；mb为校验码字按照z位进行分组的组数；s为信息序列，按z位分组后得到:s = [s0，si’....，skb—J ；P为校验码字，按z位分组后得到P =IPo5Pu....At-J ;Pi为校验码字P的按z位分组后的第i个分组；c为经编码之后的整个码字序列；H为校验矩阵，H1对应于信息序列部分，H2对应于校验码字部分；X是校验矩阵H中对应校验序列部分H2中第一个分块矩阵为“O”的行所在的行号。根据上面的校验码字的计算方法，输入的信息序列按照z位分组输入；本电路结构包括校验矩阵存储器801、桶形移位器组802、累加器组803、先入先出缓存804、第一数据选择器805、校验码字计算模块806、第二数据选择器807、地址计数器808、控制电路809和输入控制模块810 ；所述桶形移位器组802包括mb个相同的桶形移位器组；累加器组803包括mb个相同的累加器；mb的值与LDPC码的校验矩阵的行数相同；每个桶形移位器组对应一个累加器；输入的信息序列按照z位分组输入，输入的每一组信息序列经桶形移位器组802与存储在校验矩阵存储器801中的LDPC码的校验矩阵按行对应乘法运算；该乘法运算由桶形移位器完成，桶形移位器的运算结果即为IiiijSj ；输入控制电路810控制的操作是每输入一组信息序列，完成一次乘法运算，同时校验矩阵存储器801的地址加1，给出校验矩阵下一列的值 ；
每一组信息序列经过乘法运算的结果经过累加器组803，按对应的行累加；当所有的信息序列输入完毕后，即完成了输入的信息序列与校验矩阵对应位的按行分组相乘和累加运算，按行累加的结果为入i ;控制电路809、第一数据选择器805以及校验码字计算模块806通过累加、移位以及寄存器电路，对分块累加的结果λ i再次有选择性的进行累加或者移位后累加，由此分块计算出校验码字P;即完成整个编码的过程；最后，输入的信息序列经过先入先出缓存804，与校验码字通过第二数据选择器807连续输出，得到具有容错能力的码字。
图1为LDPC码在通信系统中的位置；图2为一种具有准循环结构的近似下三角形式的LDPC码的校验矩阵；图3为低复杂度的LDPC码的编码电路结构；图4为LDPC码的矩阵乘法运算的实现方案。
具体实施例方式为了更好地理解本发明，下面结合具体实施方式
以及所在系统进行更为详细的描述。 本发明的技术方案为一种应用于通信系统的低密度奇偶校验码的纠错编码电路结构，本电路结构根据LDPC码校验矩阵，进行分行运算，然后求取输入信息序列的校验码字，实现具有近似下三角形式的准循环LDPC码的低复杂度编码；具体如下该编码电路结构针对校验矩阵为近似下三角形式的准循环LDPC码；具有该特性的LDPC码的校验矩阵H—般采用分块的形式表示，其中分块后的每一个矩阵块，绝大部分为零矩阵，其他的矩阵为z位的单位阵循环移位后的结果，z为矩阵分块的大小；编码的过程中，输入的信息序列也按照z位分组输入，输入的每一组信息序列经桶形移位器组与LDPC码的校验矩阵进行按行对应乘法运算，该乘法运算由各桶形移位器完成。桶形移位器组中桶形移位器的数量与LDPC码的校验矩阵的行数相同。输入控制电路控制每输入一组信息序列，完成一次乘法运算，同时校验矩阵存储器的地址加1，给出校验矩阵下一列的值。每一组信息序列经过乘法运算的结果，经过累加器组，按对应的行累加，当所有的信息序列输入完毕后，即完成了输入的信息序列与校验矩阵对应位的按行分组相乘以及累加运算。控制电路控制第I数据选择器，以及校验码字计算模组，通过累加，移位以及寄存器等电路，对前面分块累加的结果再次有选择性地进行累加或者移位后累加，由此分块计算出校验码字。最后，输入的信息序列经过先入先出缓存，与计算得到的校验码字通过第2数据选择器连续输出，最终得到信息序列经过该LDPC码的校验矩阵编码之后具有容错能力的码字。图1为通信系统收发机结构图，LDPC编码在发射机的信源之后，调制之前，用于提高数据传输的可靠性，在接收机部分对应的有LDPC译码电路。图2 (a)和(b)为一种具有准循环结构的近似下三角形式的LDPC码的校验矩阵，图2 (a)中给出了一种码率为2/3，码长为576的LDPC码的校验矩阵H，该校验矩阵采用矩阵分块的形式表示，图2(a)图中表格的每个数据表示长度z=24的单位矩阵按表格中的数值进行循环右移之后的结果，例如图2(a)中第一行第一列的数据进行循环右移之后的结果，即为图2(b)中所示的矩阵。从图2(a)中可以看到，表格中的绝大部分元素为零，也说明了LDPC码的校验矩阵的稀疏性。图3为给出的具有低复杂度的LDPC码的编码电路结构，编码的过程中，输入的信息序列也按照z位分组输入，输入的每一组信息序列经桶形移位器组802与LDPC码的校验矩阵801进行按行对应乘法运算，该乘法运算由桶形移位器完成。桶形移位器组802中桶形移位器的数量与LDPC码的校验矩阵的行数相同。输入控制电路810，控制每输入一组信息序列，完成一次乘法运算，同时校验矩阵存储器的地址加1，给出校验矩阵下一列的值。每一组信息序列经过乘法运算的结果，经过803累加器组，按对应的行累加，当所有的信息序列输入完毕后，即完成了输入的信息序列与校验矩阵对应位的按行分组相乘以及累加运算。控制电路809，第一数据选择器805，以及校验码字计算模块806，通过累加，移位以及寄存器等电路，对前面分块累加的结果再次有选择性的进行累加或者移位后累加，由此分块计算出校验码字。最后，输入的信息序列经过先入先出缓存，与计算得到的校验码字通过第二数据选择器807连续输出，最终得到信息序列经过该LDPC码的校验矩阵编码之后具有容错能力的码字。图4为进行矩阵乘法运算的桶形移位器，前面提到的矩阵乘法运算即可采用图中给出的桶形移位结构实现。图中给出的桶形移位器的位数为z=8，输入数据a0—a7，桶形移位器通过输入数据sO — s2控制移位的情况，最终得到移位的数据d0 — d7，图中的mux为二选一的数据选择器。
权利要求
1.一种低复杂度的低密度奇偶校验LDPC码编码电路结构，其特征是 应用本电路结构，输入的信息序列S以及校验序列P按Z位划分为kb=nb — mb个组，则
全文摘要
一种低复杂度的低密度奇偶校验LDPC码编码电路结构，该LDPC码的编码电路结构包括乘法运算电路，加法运算电路，以及控制电路。该编码电路通过输入的原始未编码的信息序列与LDPC码的校验矩阵进行按行运算，最终求取校验序列来实现。该编码电路结构针对码率大于0.5，具有近似下三角形式的准循环LDPC码，采用按照LDPC码校验矩阵的行进行运算的方式，减少硬件资源，并且采用部分并行的运算方式，保证编码电路的数据吞吐量，实现具有接近于下三角形式的准循环LDPC码的低复杂度编码。
文档编号H03M13/11GK103036577SQ20121058403
公开日2013年4月10日 申请日期2012年12月28日 优先权日2012年12月28日
发明者张萌, 王涛, 郭良谦, 吴建辉, 蔡琰, 谈其凤, 田茜 申请人:东南大学