紧凑且稳健的电平移位器布局设计的制作方法

紧凑且稳健的电平移位器布局设计的制作方法
【专利摘要】一种用于体CMOS技术中的电压电平移位器VLS设计的方法和设备。以不同电压电平操作且为电平移位器设计的多位实施方案提供面积和电力节省的多电压电路或VLS。二位VLS用以将位从第一电压电平逻辑移位到第二电压电平逻辑。所述VLS形成有在衬底中的第一N阱。所述VLS形成有在所述衬底中的邻近于所述第一N阱的一侧的第二N阱。所述VLS形成有在所述衬底中的邻近于所述第一N阱的一侧且与所述第二N阱相反的第三N阱。第一一位VLS电路具有形成于所述第一N阱上的部分以及形成于所述第二N阱上的部分。第二位VLS电路具有形成于所述第一N阱上的部分以及形成于所述第三N阱上的部分。
【专利说明】紧凑且稳健的电平移位器布局设计
【技术领域】
[0001]本发明的领域涉及一种半导体装置以及制造处置多个电压的半导体装置的方法，具体地说，涉及用于使电压电平在电压域之间移位的多电压电路。
【背景技术】
[0002]有时需要含有若干类型的功能电路的集成电路装置来处置多个电压电平。此些装置通常称为多电压电平装置。多电压电平装置含有由相对较高电压电源驱动的高压电路以及由相对较低电压电源驱动的低压电路。多电压电路包含(但不限于)电压电平移位器(VLS)、隔离单元、保持寄存器、常通逻辑和类似组件。
[0003]通过降低集成电路的操作电压，可降低集成电路的电力消耗且可增加效率。一些电路比其它电路更可按照较低的操作电压来操作。在系统内的集成电路以若干较低电压操作的情况下，电路之间可能出现冲突或竞争。可通过使所述电路的部分的操作电压电平移位到较高电压来缓和这些冲突和竞争。但电平移位可引入延迟。
[0004]技术缩放减少了电路元件的延迟，从而增强了集成电路(IC)装置的操作频率。通过缩放特征大小，增加了 IC上的晶体管的密度和数目。通过在每一新技术中利用此数目不断增长的可用晶体管，可使用新颖电路技术来进一步增强IC的性能，超过简单收缩可能实现的等级。

【发明内容】

[0005]所描述的特征大体上涉及用于紧凑且稳健的电平移位器布局设计的一个以上经改进的系统、方法和/或设备。
[0006]所描述的方法和设备的适用性的进一步范围将从以下具体描述、所附权利要求书和图式中变得明显。具体描述和特定实施例在指示本发明和所附权利要求书的特定实例时，仅以说明的方式给出，因为所属领域的技术人员将明白在所述描述的精神和范围内的各种改变和修改。
[0007]本发明的实施例不依靠电平移位器的特定晶体管电平电路实施方案，且可应用于任何可能的电平移位器电路类型。本发明的实施例并不仅限于电平移位器电路，而是适用于任何一般多电压电路的布局设计。本发明的实施例致力于提供针对不同电压电平而操作且为电平移位器设计的多位实施方案提供面积和电力节省的VLS。
[0008]因此，一实施例可包含一种用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路，其包括:第一 N阱，其形成于衬底中；第二 N阱，其形成于所述衬底中，邻近于所述第一N阱的一侧；以及第三N阱，其形成于所述衬底中，邻近于所述第一 N阱的与第一 N阱相反的侧；第一一位VLS电路，其具有形成于第一 N阱上的部分和形成于第二 N阱上的部分；以及第二位VLS电路，其具有形成于第一 N阱上的部分和形成于第三N阱上的部分。
[0009]另一实施例可包含一种用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路，其包括:第一 N阱，其形成于衬底中；第二 N阱，其形成于所述衬底中，邻近于所述第一 N阱的一侧；第三N阱，其形成于所述衬底中，邻近于所述第一 N阱的一侧；第一一位VLS电路，其具有形成于第一 N阱上的部分和形成于第二 N阱上的部分；第二位VLS电路，其具有形成于第一 N阱上的部分和形成于第二 N阱上的部分；第三一位VLS电路，其具有形成于第一 N阱上的部分和形成所述第三N阱的部分；以及第四一位VLS电路，其具有形成于第一 N阱上的部分和形成所述第三N阱的部分。
[0010]另一实施例可包含一种用于减小用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路中的裸片面积的方法，其中第一 N阱形成于衬底中，第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的与所述第二 N阱相反的侧，所述方法包括:形成第一一位VLS电路，其具有在第一 N阱上的部分和形成于第二 N阱上的部分；以及形成第二位VLS电路，其具有在第一 N阱上的部分和形成于第三N阱上的部分。
[0011]另一实施例可包含一种用于减小用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路中的裸片面积的设备，其中第一 N阱形成于衬底中，第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的与所述第二 N阱相反的侧，所述设备包括:经配置以形成第一一位VLS电路的逻辑，所述第一一位VLS电路具有在第一 N阱上的部分和形成于第二 N阱上的部分；以及经配置以形成第二位VLS电路的逻辑，所述第二位VLS电路具有在第一 N阱上的部分和形成于第三N阱上的部分。
[0012]另一实施例可包含一种用于减小用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路中的裸片面积的设备，其中第一 N阱形成于衬底中，第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的与所述第二 N阱相反的侧，所述设备包括:用于形成第一一位VLS电路的装置，所述第一一位VLS电路具有在第一 N阱上的部分和形成于第二 N阱上的部分；以及用于形成第二位VLS电路的装置，所述第二位VLS电路具有在第一 N阱上的部分和形成于第三N阱上的部分。
[0013]另一实施例可包含一种用于减小用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路中的裸片面积的方法，其中第一 N阱形成于衬底中、第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，所述方法包括:形成第一一位VLS电路，其具有在第一 N阱上的部分和形成第二 N阱的部分；形成第二位VLS电路，其具有在第一 N阱上的部分和形成于第二 N讲上的部分；形成第三一位VLS电路,其具有在第一 N讲上的部分和形成第三N阱的部分；以及形成第四一位VLS电路，其具有在第一 N阱上的部分和形成第三N阱的部分。
[0014]另一实施例可包含一种用于减小用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路中的裸片面积的设备，其中第一 N阱形成于衬底中、第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一N阱的一侧，所述设备包括:经配置以形成第一一位VLS电路的逻辑，所述第一一位VLS电路具有在第一 N阱上的部分和形成第二 N阱的部分；经配置以形成第二位VLS电路的逻辑，所述第二位VLS电路具有在第一 N阱上的部分和形成于第二 N阱上的部分；经配置以形成第三一位VLS电路的逻辑，所述第三一位VLS电路具有在第一 N阱上的部分和形成第三N阱的部分；以及经配置以形成第四一位VLS电路的逻辑，所述第四一位VLS电路具有在第一 N阱上的部分和形成第三N阱的部分。
[0015]另一实施例可包含用于减小用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路中的裸片面积的设备，其中第一 N阱形成于衬底中、第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，第三N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，所述设备包括:用于形成第一一位VLS电路的装置，所述第一一位VLS电路具有在第一 N阱上的部分和形成第二 N阱的部分；用于形成第二位VLS电路的装置，所述第二位VLS电路具有在第一 N阱上的部分和形成于第二 N阱上的部分；用于形成第三一位VLS电路的装置，所述第三一位VLS电路具有在第一 N阱上的部分和形成第
三N阱的部分；以及用于形成第四一位VLS电路的装置，所述第四一位VLS电路具有在第一N阱上的部分和形成第三N阱的部分。
【专利附图】

【附图说明】
[0016]呈现附图以辅助描述本发明的实施例，且仅提供附图以用于说明实施例而不是限制实施例。
[0017]图1是常规I位电压电平移位器。
[0018]图2是常规2位电压电平移位器。
[0019]图3A是根据本发明实施例的2位电压电平移位器。
[0020]图3B是根据本发明另一实施例的2位电压电平移位器。
[0021]图4是根据本发明另一实施例的4位电压电平移位器。
[0022]图5说明一般I位电压电平移位器功能电路，其物理设计或布局可实施为所述实施例中的任一者中的I位电平移位器。
【具体实施方式】
[0023]在针对本发明的特定实施例的以下描述和相关图式中揭示本发明的方面。可在不脱离本发明的范围的情况下设计替代实施例。另外，将不详细地描述或将省略本发明的众所周知的元件，以便不模糊本发明的相关细节。本发明的实施例可适用于包含包括用于测试及特性化的存储器及芯片上电路的有源集成电路的任何装置中。
[0024]前面揭示的装置和方法通常经设计且配置到存储在计算机可读媒体上的⑶SII和GERBER计算机文件中。这些文件又被提供给基于这些文件制造装置的制造处置者。所得产品为半导体晶片，其接着被切割成半导体裸片并封装到半导体芯片中。所述芯片接着用于上文所述的装置中。
[0025]词语“示范性”在本文中用于表示“充当实例、例子或说明”。本文中被描述为“示范性的”任何实施例不一定被解释为比其它实施例优选或有利。同样，术语“本发明的实施例”不要求本发明的所有实施例均包含所论述的特征、优点或操作模式。
[0026]本文中所使用的术语是仅用于描述特定实施例的目的，且无意限制本发明的实施例。如在本文中所使用，除非上下文另外清楚地指示，否则希望单数形式“一”和“所述”也包括复数形式。将进一步理解，术语“包括”和/或“包含”在用于本文中时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个以上其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
[0027]此外，根据待由(例如)计算装置的元件执行的动作的序列来描述许多实施例。将认识到，可由特定电路(例如，专用集成电路(ASIC))、由正由一个以上处理器执行的程序指令或由两者的组合来执行本文中所述的各种动作。此外，可认为本文中所述的这些动作序列完全实施于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中已存储一组对应计算机指令，所述指令在被执行时将致使相关联的处理器执行本文中所述的功能性。因此，本发明的各种方面可以许多不同形式来实施，所有所述形式均被涵盖在所主张的标的物的范围内。此外，对于本文中所述的实施例的每一者来说，任何所述实施例的对应形式可在本文中被描述为(例如)“经配置以执行所描述的动作的逻辑”。
[0028]IC芯片的功率密度正增加以支持便携式电子装置中的更多特征和各种操作模式，尤其用于深亚微米技术。深亚微米技术使用具有较快切换速率的较小尺寸(例如，45nm和较小节点)的晶体管。在便携式电子装置(例如移动和蜂窝式)的IC芯片中，归因于Vdd的平方依赖性(即，Pa V2dd),具有动态供应电压(Vdd)和频率缩放可为用于有效功率(P)减少的技术。因此，IC芯片针对不同电路块使用不同电压域。原因包含优化例如速度、噪声容限和电力消耗之间的折衷，以考虑具有不同优先级的不同电路块。
[0029]然而，降低系统中的一个电路的操作电压电平可产生兼容性问题，其中一些其它集成电路或其它装置经设计以在预定非兼容特定电压电平下操作，或仅可经由以不同(例如，较高)电压逻辑电平最佳操作的总线来接入。举例来说，芯片内的一些电路可以低电压核心逻辑电平操作以降低电力消耗，并与以相同低电压操作的其它芯片介面连接，而同一芯片中的其它电路可以较高电压电平操作，以与较高逻辑电压芯片或总线介面连接，或操作机电装置。并且，存在无法使其操作电压更改的许多现存集成电路；但较新的较低电压电路必须与之介面连接。举例来说，如果将核心逻辑电压从标称的1.2伏降低到0.7V，那么由0.7V表示的逻辑值通常将不足以合适地驱动由1.2V电源供电而操作的另一晶体管电路。到1.2伏CMOS电路的0.7V逻辑输入将导致延长的转变(即，传导)状态，从而可能在连接到1.2伏电源的CMOS电路中导致有破坏性的电流。信号的升高、下降和传播时间将受到核心逻辑电压与以较高逻辑电压操作的电路之间的差异不利影响。因此，为了降低集成电路的电压且消耗较少的电力，同时仍允许实现其与以不同电压操作的现存硬件组件的交互，需要某一形式的电压电平移位接口电路(例如，电平移位缓冲电路)。
[0030]因此，许多互补金属氧化物半导体(CMOS)集成电路每芯片需要一个以上电源。举例来说，当内部或核心逻辑电压(VDDin)以与输入/输出(I/O)接口电压或输出驱动器电压(VDDout)不同(例如，比其低)的电压电平操作时，利用分轨设计。施加到给定电路的集成电路核心电压(VDDin)可依据集成电路技术、设计因素且根据芯片的性能要求以及电力供应和热耗散特性而为固定或可变的。
[0031]因此，从一个电压域横越到另一电压域的信号必须经过多电压电路或电压电平移位器(VLS)单元，以维持其逻辑值。多电压电路包含(但不限于)VLS、隔离单元、保持寄存器、常通逻辑和其它类似组件。为了降低芯片电力消耗且增加电池寿命，便携式电子装置芯片组使用大量VLS单元。然而，这需要非常紧凑的电平移位器设计来限制裸片面积开销。为了降低芯片电力耗散，VLS单元需要消耗较低静态电力，且功能上保持稳健。这需要在较宽范围的输入和输出电压上的可靠操作，而不消耗额外电力。
[0032]已知VLS单元将来自一个电压域的信号转换为适合另一电压域的信号。常规VLS单元在输入域(例如，VDDin)与输出域(例如，VDDout)之间转换信号。另外，常规VLS单元可防止过量泄漏，以提高电池寿命，且允许在较宽范围的电压域上的可靠功能性。所附的现有技术图1展示可放置在输入电压域(VDDin)的另一单元旁边的I位(具有单一输入信号)VLS单元的典型布局(物理设计)结构。图1的常规一位VLS电路对于位O需要三个N阱:两个VDDin N阱102和106，以及一 VDDout N阱104。这允许以不同电压工作的电路彼此合适地介面连接，而无额外泄漏功率。
[0033]由于图1的VLS中的邻近N阱具有交替不同电压，因此设计规则要求这些邻近N阱具有最小间距以获得正确的功能操作。举例来说，如图1中所示，两个N阱102与104之间的最小间距为0.8 μ m。另外，另两个N阱104与106之间的最小间距也是0.8 μ m。
[0034]所附的现有技术图5描绘常规I位VLS布局的功能电路图。常规VLS单元可使用双级互补金属氧化物半导体(CMOS)电路，其中第一级以第一电压501操作，如由图5中的VDDin所示，且第二级以第二电压502操作，如由VDDout所示。当其阈值电压和装置强度经适当调整时，其可根据需要执行电压电平移位。然而，常规VLS可占用较大布局面积，这是因为用于第一级中的CMOS晶体管的第一 N阱耦合到第一电压，而用于第二状态中的CMOS晶体管的第二 N阱耦合到第二电压，因此第一和第二 N阱必须分离，且必须维持某一距离，所述距离由正使用的技术确定。
[0035]所附的现有技术图2展示常规二位VDDin(例如，0.7V)到VDD()Ut (例如，1.2V) VLS电路的常规N阱布置。图2的常规二位VLS电路需要五个N阱，即用于位O的一个共享VDDinN阱206、一 VDDin N阱202以及一 VDDout N阱204，以及用于位I的VDDout N阱208以及 VDDin N阱210。类似于图1，此实例说明每一 N阱202、204、206、208和210之间的最小间距至少为0.8 μ m。
[0036]由于图2的VLS中的邻近N阱具有交替不同电压，因此设计规则要求这些邻近N阱具有最小间距。现有技术图2展示(例如)最小间距0.8 μ m。注意，VLS的邻近N阱之间的此最小间距要求并不完全随特征尺寸而缩放。举例来说，如果按65nm技术实施的IC按比例缩小到32nm(即，大约按比例缩小一半)，那么IC的VLS电路的邻近N阱之间的最小间距并不同样地缩小一半。
[0037]因此，归因于不可收缩的锁定设计规则(N阱到N阱间距)以及多个Vdd域的存在，VLS电路的物理设计消耗较大的裸片面积。另外，归因于VLS电路中的三个单独N阱区的存在，当技术节点变小时，电平移位器单元的物理面积不会按比例收缩(预期面积缩放为约50% )，如表1中所示。这在32nm和更小的工艺节点中变得更加明显。
【权利要求】
1.一种用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的多电压电路，其包括: 第一 N阱，其形成于衬底中； 第二 N阱，其形成于所述衬底中，邻近于所述第一 N阱的一侧； 第三N阱，其形成于所述衬底中，邻近于所述第一 N阱的与所述第二 N阱相反的一侧； 第一一位VLS电路，其具有形成于所述第一 N阱上的部分以及形成于所述第二 N阱上的部分；以及 第二位VLS电路，其具有形成于所述第一 N阱上的部分以及形成于所述第三N阱上的部分。
2.根据权利要求1所述的多电压电路，其中所述多电压电路为集成在至少一个半导体裸片中的电压电平移位器、隔离单元、保持寄存器或常通逻辑组件。
3.根据权利要求1所述的多电压电路，其进一步包括选自由以下各项组成的群组的装置:机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机，所述多电压电路集成到所述装置中。
4.根据权利要求1所述的多电压电路，其中与并排的两个单独I位常规多电压电路单元相比，归因于单元内的互连件长度的减小以及顶层连接长度的减小，存在显著的裸片面积减少和切换电力节省。
5.根据权利要求1所述的多电压电路，其中所述第一、第二和第三N阱布置成行，所述第一 N阱处于中心位置。
6.根据权利要求1所述的多电压电路，其中所述第一N阱被偏置在所述第二电压电平下，且所述第二和第三N阱被偏置在所述第一电压电平下。
7.根据权利要求6所述的多电压电路，其中多电压具有所述N阱之间的一个N阱间隔且由两标准单元行组成，所述两标准单元行包含两个Vss和一个Vdd电力轨。
8.根据权利要求1所述的多电压电路，其中所述第一N阱被偏置在所述第一电压电平下，且所述第二 N阱和所述第三N阱被偏置在所述第二电压电平下。
9.根据权利要求8所述的多电压电路，其中多电压具有所述N阱之间的N阱间隔，且由一标准单元行组成，所述一标准单元行包含一个Vss和一个Vdd电力轨。
10.一种用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路，其包括: 第一 N阱，其形成于衬底中； 第二 N阱，其形成于所述衬底中，邻近于所述第一 N阱的一侧； 第三N阱，其形成于所述衬底中，邻近于所述第一 N阱的与所述第二 N阱相反的一侧； 第一一位VLS电路，其具有形成于所述第一 N阱上的部分以及形成所述第二 N阱的部分； 第二位VLS电路，其具有形成于所述第一 N阱上的部分以及形成于所述第二 N阱上的部分； 第三一位VLS电路，其具有形成于所述第一 N阱上的部分以及形成所述第三N阱的部分；以及 第四一位VLS电路，其具有形成于所述N阱第一上的部分以及形成所述第三N阱的部分。
11.根据权利要求10所述的四位多电压电路，其中所述多电压电路为电压电平移位器、隔离单元、保持寄存器或常通逻辑组件。
12.根据权利要求10所述的四位多电压电路，其中与呈正方形布局排列的四个单独I位多电压电路单元相比，存在多于百分之五十的面积减小和显著的切换电力节省。
13.根据权利要求10所述的四位多电压电路，其中所述第一、第二和第三N阱布置成行，所述第一 N阱处于中心位置。
14.根据权利要求10所述的四位多电压电路，其中所述第一N阱被偏置在所述第二电压电平下，且所述第二和第三N阱被偏置在所述第一电压电平下。
15.根据权利要求10所述的四位多电压电路，其中所述第一N阱被偏置在所述第一电压电平下，且所述第二和第三N阱被偏置在所述第二电压电平下。
16.根据权利要求10所述的四位多电压电路，其中所述多电压电路中的每一I位电平移位器布局由所述N阱之间的仅一个N阱间隔以及仅一标准单元行组成，所述一标准单元行每位包含一个Vss以及一个Vdd电力轨。
17.一种用于减小用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路中的裸片面积并切换电力的方法，其中第一 N阱形成于衬底中，第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的与所 述第二 N阱相反的侧，所述方法包括: 形成第一一位VLS电路，其具有在所述第一 N阱上的部分以及形成于所述第二 N阱上的部分；以及 形成第二位VLS电路，其具有在所述第一 N阱上的部分以及形成于所述第三N阱上的部分。
18.一种用于减小用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路中的裸片面积并切换电力的设备，其中第一 N阱形成于衬底中，第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的与所述第二 N阱相反的侧，所述设备包括: 经配置以形成第一一位VLS电路的逻辑，所述第一一位VLS电路具有在所述第一 N阱上的部分以及形成于所述第二 N阱上的部分；以及 经配置以形成第二位VLS电路的逻辑，所述第二位VLS电路具有在所述第一 N阱上的部分以及形成于所述第三N阱上的部分。
19.一种用于减小用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路中的裸片面积的设备，其中第一 N阱形成于衬底中，第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一N阱的与所述第二 N阱相反的侧，所述设备包括: 用于形成第一一位VLS电路的装置，所述第一一位VLS电路具有在所述第一 N阱上的部分以及形成于所述第二 N阱上的部分；以及 用于形成第二位VLS电路的装置，所述第二位VLS电路具有在所述第一 N阱上的部分以及形成于所述第三N阱上的部分。
20.一种用于减小用以将两个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的二位多电压电路中的裸片面积的设备，其中第一 N阱形成于衬底中，第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一N阱的与所述第二 N阱相反的侧，所述设备包括: 用于形成第一一位VLS电路的步骤，所述第一一位VLS电路具有在所述第一 N阱上的部分以及形成于所述第二N阱上的部分；以及 用于形成第二位VLS电路的步骤，所述第二位VLS电路具有在所述第一 N阱上的部分以及形成于所述第三N阱上的部分。
21.一种用于减小用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路中的裸片面积并切换电力的方法，其中第一 N阱形成于衬底中、第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，所述方法包括: 形成第一一位VLS电路，其具有在所述第一 N阱上的部分以及形成所述第二 N阱的部分； 形成第二位VLS电路，其具有在所述第一 N阱上的部分以及形成于所述第二 N阱上的部分； 形成第三一位VLS电路，其具有在所述第一 N阱上的部分以及形成所述第三N阱的部分；以及 形成第四一位VLS电路，其具有在所述第一 N阱上的部分以及形成所述第三N阱的部分。
22.一种用于减小用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路中的裸片面`积并切换电力的设备，其中第一 N阱形成于衬底中、第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，所述设备包括: 经配置以形成第一一位VLS电路的逻辑，所述第一一位VLS电路具有在所述第一 N阱上的部分以及形成所述第二 N阱的部分； 经配置以形成第二位VLS电路的逻辑，所述第二位VLS电路具有在所述第一 N阱上的部分以及形成于所述第二 N阱上的部分； 经配置以形成第三一位VLS电路的逻辑，所述第三一位VLS电路具有在所述第一 N阱上的部分以及形成所述第三N阱的部分；以及 经配置以形成第四一位VLS电路的逻辑，所述第四一位VLS电路具有在所述第一 N阱上的部分以及形成所述第三N阱的部分；
23.一种用于减小用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路中的裸片面积并切换电力的设备，其中第一 N阱形成于衬底中、第二 N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，所述设备包括: 用于形成第一一位VLS电路的装置，所述第一一位VLS电路具有在所述第一 N阱上的部分以及形成所述第二 N阱的部分； 用于形成第二位VLS电路的装置，所述第二位VLS电路具有在所述第一 N阱上的部分以及形成于所述第二 N阱上的部分；用于形成第三一位VLS电路的装置，所述第三一位VLS电路具有在所述第一 N阱上的部分以及形成所述第三N阱的部分；以及 用于形成第四一位VLS电路的装置，所述第四一位VLS电路具有在所述第一 N阱上的部分以及形成所述第三N阱的部分。
24.一种用于减小用以将四个位中的每一者从第一电压电平逻辑移位到第二电压电平逻辑的四位多电压电路中的裸片面积并切换电力的设备，其中第一 N阱形成于衬底中、第二N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，且第三N阱形成于所述衬底中，邻近于所述第一 N阱的一侧，所述设备包括: 用于形成第一一位VLS电路的步骤，所述第一一位VLS电路具有在所述第一 N阱上的部分以及形成所述第二 N阱的部分； 用于形成第二位VLS电路的步骤，所述第二位VLS电路具有在所述第一 N阱上的部分以及形成于所述第二 N阱上的部分； 用于形成第三一位VLS电路的步骤，所述第三一位VLS电路具有在所述第一 N阱上的部分以及形成所述第三N阱的部分；以及 用于形成第四一位VLS电路的步骤，所述第四一位VLS电路具有在所述第一 N阱上的部分以及形成所述第三N阱的部分。
【文档编号】H03K19/0185GK103765581SQ201280041547
【公开日】2014年4月30日 申请日期:2012年7月12日 优先权日:2011年7月12日
【发明者】阿尼梅什·达塔, 威廉·詹姆斯·古多尔三世 申请人:高通股份有限公司