专利名称：基于快行fir滤波器的微型sar数字下变频器设计方法
技术领域：
本发明涉及雷达器件设计领域，尤其涉及雷达信号的数字下变频器的设计方法，具体是一种基于快行FIR滤波器的微型SAR数字下变频器设计方法，用于对采样频率极高的雷达信号进行数字下变频。
背景技术：
现代战争需要对战场态势的即时掌握，合成孔径雷达(SAR)能得到地面的高分辨图像，并且受各种恶劣天气如大雾、大雨、沙尘暴和云层的影响，也不受白天和黑夜的影响，具有很大的作用距离，可以大大提高雷达的信息获取能力，因此已成为战场侦察的主要手段。微型系统将有助于减少对载体的空间和负荷的需求，有利于增加载体的机动性、灵活性和续航能力。同时微型系统也将扩展SAR的使用范围，使得具有该功能的传感器可以装在更小、更灵活和更为廉价的无人飞行器，小型卫星上，或者装在全天候精确制导武器上以便对目标进行精确打击，军事和民用前景广阔。目前，微型SAR要求的分辨率较高，发射信号带宽也达到900MHz，传统的模拟处理方法是直接对模拟信号进行正交解调后得到基带信号，然后再使用双路IGsps采样速率的Α/D采样得到数字信号，但是由于模拟器件的限制，两路信号在幅度和相位上很难完全取得一致，无法满足对系统性能的要求，且由于集成电路发展迅速，高速AD芯片和高性能FPGA芯片的出现，例如高速AD芯片速度已经达到2Gsps、3Gsps甚至5Gsps，高性能FPGA芯片的速度和规模都逐年提高，故多使用单路的采样速率对模拟信号进行直接中频采样，其正交性和一致性也要远远好于传统模拟方法得到的正交双路信号。现在高采样率的AD器件已经十分成熟，但专用的数字下变频芯片所适用的采样频率较低，还无法满足需要高采样率的微型SAR信号处理，本方法设计了一种基于高性能FPGA芯片，来提高数字下变频芯片的采样速率以及系统性能的方法。对雷达回波信号的直接中频采样遵循带通采样定理，即要求采样频率Fs大于信号带宽B的2倍，即Fs ^ 2B ;信号的中心频率H)等于信号采样频率Fs的4分之一的奇数倍，即H) = (2n-l).Fs/4，η取为正整数。直接中频采样后需要进行数字下变频以得到基带信号，目前数字下变频的常见方法有低通滤波法、希尔伯特变换法、贝塞尔插值法以及多相滤波法，这些方法本质上都可以归结为低通滤波器的设计。低通滤波法的结构与传统模拟处理方法有相似之处，只是将移频放在Α/D变换之后。希尔伯特变换法和插值法都是只对一路通道进行滤波，另一路通道则保留了原来的采样值，在低通滤波法中，首先将中频数字信号分别与NCO产生的两路正交本振相乘，得到两路信号，然后分别经过FIR低通滤波器和抽取单元，输出降低速率的两路基带信号I和Q，使用这种传统的实现结构处理微型SAR信号会增加结构的复杂性以及系统处理的速度，本方法给出一种优化后的实现结构。任何一种方法，I/Q两路幅度一 致性和正交性取决于所采用滤波器的理想程度，要求越高，则需要的滤波器级数越多，实现起来越复杂，因此需要对Q路滤波器的结构进行优化设计。
发明内容
本发明所要解决的技术问题是，克服现有技术中数字下变频芯片采样率低，结构复杂，滤波器设计难的问题，提供了一种能够适用于微型SAR信号高采样率的数字下变频器设计方法，首先针对微型SAR信号参数特点优化了数字下变频器的传统实现结构，然后提供了设计中Q路并行度为4的FIR滤波器的两种实现结构，并优选其中一种实现结构完成设计，从而减少了系统的复杂性，提高了整个雷达的数字化程度和性能，最后在此基础上设计了该数字下变频器所适用的数字处理部分硬件结构。本发明解决技术问题所采用的技术方案是:(I)为达到2Gsps高采样频率，在AD接口处的数据接收部分对微型SAR信号直接中频采样，使用LVDS接口模块自动将接收数据分成8路并行数据，其中4路属于偶数序列，输入到I路，4路属于奇数序列，送给Q路，每路数据的输入速度为250MHz，设置FPGA内部时钟为250MHz，在一个时钟周期内 处理8个输入数据，完成数字下变频器的采样处理；(2)用微型SAR的设计参数对数字下变频器进行优化设计:选取中频频率H)为1.5GHz，采样频率Fs为2GHz，则有H) = 3/4Fs，将其代入混频信号可得cos (2 π F0.n/Fs) = cos (3 π/2.η) = 1，0，_1，0，1，0，_1，0，...(I)-sin(2 π F0.n/Fs) =—sin(3 π/2.η) = O, I,O, -1,O, I,O, -1,...(2)使用⑴式中数据1，0，_1，0，…与I路输入数据相乘混频，混频后，I路的奇数位都为零，只余下偶数位，将输入数据的偶数位送给I路的低通滤波器，所设计的低通滤波器是一个半波带滤波器，除中心抽头外的偶系数为零，故I路的低通滤波器只剩下中心抽头处的一个系数，直接对4路数据分别进行延时实现I路的滤波；使用(2)式中数据0，1，0，-1，…与Q路输入数据相乘混频，混频后，Q路的偶数位都为零，只余下奇数位，将输入数据的奇数位送给Q路的低通滤波器，在Q路设计一个能够同时接收4个数据输入和4个数据输出的并行滤波器；(3)对步骤(2)中设计的Q路并行滤波器，按照工作频率为250MHz，系数取原低通滤波器奇数位，设计出两种并行度均为4的快行FIR滤波器和并行FIR滤波器；(4)对步骤(3)设计的快行FIR滤波器和并行FIR滤波器所占用的资源，最高工作时钟参数进行比较，选择快行FIR滤波器实现SAR信号数字下变频器结构。为了达到上述目的，本发明提供的基于快行FIR滤波器的微型SAR数字下变频器设计方法，依据微型SAR的要求，在FPGA中实现了一个高速直接数字下变频模块，该模块采用并行处理技术提高处理速度，支持采样速度达到2Gsps的应用，并对数字下变频器的实现结构进行了优化。步骤⑵中的数字下变频器结构中的混频相乘部分通过与(-l)n相乘来实现，η为式(I)和(2)中非零数列的序号，经过混频后，I路和Q路都有4路数据同时输入，I路的延时并行处理使用FIFO或者寄存器实现；步骤(3)中并行FIR滤波器的设计方法是:首先将系数进行多相分解，并得到相应的多相系统函数{Hm H1, H2, H3}，然后根据式(3)分别实现每一个子滤波器，将每一个子滤波器都重复使用4次，最后给定输入数据，将输出数据合成得到最终结果；
权利要求
1.种基于快行FIR滤波器的微型SAR数字下变频器设计方法，采用并行处理方法，提高数字下变频器的吞吐率，完成2Gsps高频采样的SAR信号数字下变频处理，同时设计微型SAR数字处理硬件模块，用于数字下变频器的数据处理，所述微型SAR数字下变频器的设计方法包括如下步骤: (1)为达到2Gsps高采样频率，在AD接口处的数据接收部分对微型SAR信号直接中频采样，使用LVDS接口模块自动将接收数据分成8路并行数据，其中4路属于偶数序列，输入到I路，4路属于奇数序列，送给Q路，每路数据的输入速度为250MHz，设置FPGA内部时钟为250MHz，在一个时钟周期内处理8个输入数据，完成数字下变频器的采样处理； (2)用微型SAR的设计参数对数字下变频器进行优化设计: 选取中频频率H)为1.5GHz，采样频率Fs为2GHz，则有H) = 3/4Fs，将其代入混频信号可得cos (2π F0.n/Fs) = cos(3π/2.η) = 1,0, -1,0,1,0, -1,0,...[I]-sin (2 π F0.n/Fs) = -sin (3 π /2.n) = 0，1，0，-1，0，1，0，-1，...[2] 使用[I]式中数据1，0，-1，0，…与I路输入数据相乘混频，混频后，I路的奇数位都为零，只余下偶数位，将输入数据的偶数位送给I路的低通滤波器，所设计的低通滤波器是一个半波带滤波器，除中心抽头外的偶系数为零，故I路的低通滤波器只剩下中心抽头处的一个系数，直接对4路数据分别进行延时实现I路的滤波； 使用[2]式中数据0，1，0，-1，…与Q路输入数据相乘混频，混频后，Q路的偶数位都为零，只余下奇数位，将输入数据的奇数位送给Q路的低通滤波器，在Q路设计一个能够同时接收4个数据输入和4个数据输出的并行滤波器； (3)对步骤(2)中设计的Q路并行滤波器，按照工作频率为250MHz，系数取原低通滤波器奇数位，设计出两种并行度均为4的快行FIR滤波器和并行FIR滤波器； (4)对步骤(3)设计的快行FIR滤波器和并行FIR滤波器所占用的资源，最高工作时钟参数进行比较，选择快行FIR滤波器实现SAR信号数字下变频器结构。
2.据权利要求1所述的基于快行FIR滤波器的微型SAR数字下变频器的设计方法，其特征在于:所述步骤(2)中的数字下变频器结构中的混频相乘部分通过与(_l)n相乘来实现，η为式[I]和[2]中非零数列的序号，经过混频后，I路和Q路都有4路数据同时输入，I路的延时并行处理使用FIFO或者寄存器实现。
3.据权利要求1所述的基于快行FIR滤波器的微型SAR数字下变频器的设计方法，其特征在于:所述步骤(3)中并行FIR滤波器的设计方法是:首先将系数进行多相分解，得到相应的多相系统函数{H0，H1, H2, H3}，然后根据式[3]分别实现每一个子滤波器，将每一个子滤波器都重复使用4次，最后给定输入数据，将输出数据合成得到最终结果；
4.据权利要求1所述的基于快行FIR滤波器的微型SAR数字下变频器的设计方法，其特征在于:所述微型SAR数字处理硬件模块包括高速AD采样模块，FPGAl, FPGA2，三片DDRIISDRAM，64片FLASH芯片及两片DSP，其中，两片DDRII SDRAM分别为FPGA自带，另一片DDRIISDRAM为两片DSP共享的，完成各自组件的数据存储，所述高速AD采样模块直接与FPGAl连接，FPGAl与FPGA2相互连接，FPGA2与两片DSP及其共享SDRAM相连，最终通过CPCI总线与其他外部模块相连； 数字处理硬件模块的信号传输关系为:基准时钟和采样时钟信号直接接入高速AD采样模块，惯导数据导入FLASH存储，控制信息与存储部分互相传递数据，雷达回波中频信号与高速AD采样模块相连，AD采样模块进行2Gsps高频采样及模数转换，然后将数据传送给FPGAl,由FPGAl完成对回波信号的数字正交下变频、多普勒中心校正、方位向预滤波和成像处理中的距离压缩，再将距 离压缩后的数据传送给FPGA2和DSP，由DSP完成参数估计，由FPGA2完成运动补偿和方位压缩，得出实时的图像，各组成部分的数据以及最后的图像数据都存储在FLASH中，最终通过CPCI总线向外部模块传输，与此同时，外部数据通过CPCI总线反馈给FPGA2，DSP完成参数估计后也将数据反馈给FPGA2，再由FPGA2传输给FPGAl，完成数据的反馈控制。
全文摘要
本发明公开了基于快行FIR滤波器的微型SAR数字下变频器设计方法，其实现步骤为利用并行处理方法，在一个时钟周期内处理8个输入数据，让FPGA内部时钟运行在250MHz，使微型SAR中采样率达到2Gsps；用微型SAR参数对传统数字下变频器实现结构进行优化，对优化后结构中的Q路并行滤波器，按照工作频率为250MHz，系数取原低通滤波器奇数位，设计出两种FIR滤波器，并优选快行FIR滤波器设计数字下变频器。最终设计微型SAR数字处理硬件模块用于数字下变频器数据处理。本发明按照微型SAR要求，用FPGA实现高速直接数字下变频模块，兼顾其高采样率，优化筛选出最优结构，提高了雷达的数字化程度和性能。
文档编号H03D7/16GK103095220SQ20131004705
公开日2013年5月8日 申请日期2013年1月25日 优先权日2013年1月25日
发明者冯大政, 樊石海, 王虹现 申请人:西安电子科技大学