专利名称：一种新型的高速预分频电路的制作方法
技术领域：
本发明属于射频通信技术领域，涉及一种应用电流整形技术的高速低功耗预分频电路，尤其涉及一种新型高速预分频电路，应用于无线通信射频芯片的频率综合器，提供高工作频率灵敏度曲线的预分频电路。
背景技术：
随着W1-Fi，Bluetooth, 3G, LTE等通信标准的不断成熟完善，无线通信射频芯片在的生活中已经随处可见。对于无线通信芯片来说，均需要芯片内部产生一个准确、稳定的本振信号，此功能通常由频率综合器完成，预分频电路是频率综合器的一个核心模块，在整颗芯片中工作于最高工作频率。在射频芯片应用中，采用电流模逻辑门(CML =Current ModeLogic)构成预分频电路是常用的电路结构，其主要特点是具有较大的分频范围和适中的功耗，以及可以提供正交本振信号。预分频电路的重要性能指标有电路功耗、芯片面积、最闻工作频率和分频范围，它们可以由预分频电路的灵敏度曲线来反映。在无线通信技术领域的学长一直在寻求提高分频器最高工作频率的各种方法。对电流模逻辑门预分频电路最经典的分析文献为Ullas Singh在2002年发表的“Dynamics of High-Frequency CMOS Dividers”,此文从一个更深层次上阐述预分频的工作原理，提出了对于预分频来说最重要的两个参数:自振荡频率和使预分频可以自振荡的最大输入差分直流电压，说明了电流模逻辑门预分频电路在本质上具有振荡器的特性，而且自振荡频率越高，工作频率越高。在2002年ISSCC会议上，HongMo Wang发表了一篇题目为“A 1-V 2.5-mff 5.2-GHzFrequency Divider in a 0.35-um CMOS Process”的论文，提出了动态负载电流模逻辑门预分频电路，动态负载结构是采用输入控制的晶体管作为负载电阻，该预分频电路在采样阶段可以减小负载电阻值，用以减小充放电时间τ以便提高工作频率。但是这种基于触发器分频器的动态负载结构在动态改变负载电阻的同时，电路的直流偏置点也会随动态改变负载电阻而发生变化。该动态负载电流模逻辑结构的预分频电路存在动态稳定性较差，难以保证在所有的工艺角下都能稳定工作的缺陷。已有技术的专利申请号201110154956.3，名称为一种基于电流模逻辑的高速大摆幅除二分频器电路，该电路主要由两个高速大摆幅D触发器级联构成，每一级D触发器都是在传统CML结构D触发器基础上，去掉尾电流源偏置，并采用PMOS管做负载，同时，在电路输出级又采用PMOS和NMOS互补交叉耦合对结构等，最终实现了在保证电路高速工作的条件下，提高输出信号的摆幅。该电路虽然可以直接驱动后级电路，在一定程度上降低系统功耗，弥补了传统除二分频器的不足，但只能用于不加电平转换放大电路的低功耗前置双模预分频电路前端中的高速分频器部分，电路存在适用范围较小，去掉尾电流源导致工作不稳定，功耗较大等缺陷。
发明内容
本发明的目的是克服已有技术存在的工作频率较低，稳定性较差和适用范围较小的缺陷，公开一种新型的高速预分频电路，通过在静态负载电流模逻辑门预分频电路上增加两个幅相电流整形单元，实现了更高的工作频率和更宽的分频范围，同时保留了稳定的直流工作状态这一优点。静态负载CML预分频器由两个反相级联的D-Latch组成,每个D-Latch又由尾电流源沁，时钟输入对管処，采样对管鳥，锁存对管処和负载电阻组成。锁存对管使用交叉耦合方式连接，形成正反馈，若环路增益其中gml是锁存对管的小信号跨导，则满足振荡条件，在没有输入信号的情况下会产生自由振荡现象。预分频的自振荡频率fso越高，可正常分频的频率越高。fso主要由流过采样对管Md和锁存对管#z的静态电流，以及D-Latch输出节点的RC参数决定。由于两个D-Latch反相连接，预分频输出的信号是正交的，它们可以用水平方向的矢量和垂直方向的矢量来表示。流过晶体管的电流J = 因此J和G是同相的，若采样对管和锁存对管尺寸相同，Vgs与栅极电压之间的相位超前相同，则采样管电流厶和锁存管电流Il是正交的，而流过D-Latch负载电阻的电流Ir 二 Id — IL, Ir与Il之间存在夹角:
权利要求
1.一种新型的高速预分频电路，其电路构成包括级联的采用电流模逻辑门的第一锁存器与第二锁存器，其特征在于，还包括第一幅相电流整形单元和第二幅相电流整形单元；其中 第一幅相电流整形单元和第二幅相电流整形单元的电路结构相同，第一幅相电流整形单元连接第一锁存器，第二幅相电流整形单元连接第二锁存器，每个幅相电流整形单元的一端连接对应的锁存器的接入点，该接入点为锁存器的MOS采样对管源极共模点，每个幅相电流整形单元的另一端接地； 级联的第一锁存器与第二锁存器的电流模逻辑门电路结构相同，级联为交叉连接；由第一锁存器接入第一幅相电流整形单元以及第二锁存器接入第二幅相电流整形单元构成的高速预分频电路，用于改变大信号时第一和第二锁存器采样对管电流的幅度和相位，结合负载RC网络的相频特性，在稳定自振荡状态下，使负载RC网络提供更大的相位延迟，从而实现提闻预分频电路的工作频率。
2.根据权利要求1所述的高速预分频电路，其特征在于，所述幅相电流整形单元为一个电容器，该电容器采用CMOS或SiGe BiCMOS射频集成电路工艺，第一幅相电流整形单元和第二幅相电流整形单元与第一锁存器与第二锁存器集成于同一个芯片。
3.根据权利要求1所述的高速预分频电路，其特征在于，所述幅相电流整形单元的电容器为MOS电容或MM电容，电容值范围为20fF 100fF。
4.根据权利要求2或3所述的高速预分频电路，其特征还在于，所述幅相电流整形单元的电容器为使用深N阱屏蔽环环绕幅相电流整形电容。
5.根据权利要求1所述的高速预分频电路，其特征在于，所述电流模逻辑门锁存器D-Latch由时钟输入管、采样对管和锁存对管以及负载管组成；其中 时钟输入管包括MOS管Ml M4 ; 采样对管包括MOS管M5 M6和M9 M10，第一锁存器和第二锁存器的采样对管的源极共模点Pll和P12，是连接第一幅相电流整形单元和第二幅相电流整形单元的接入点； 第一锁存器和第二锁存器的锁存对管包括MOS管M7 M8管和Mll M12管； 第一锁存器和第二锁存器的负载管包括MOS管M13 M16，负载管M13 M16工作在线性区，用于等效为负载电阻。
6.根据权利要求1或2或5所述的高速预分频电路，其特征在于，所述第一个锁存器的差分输出端QP和QN对应连接在第二个锁存器中M9的栅极和MlO管的栅极，为正向连接；所述第二个锁存器的输出IP和IN对应连接在第一个锁存器中M6的栅极和M5的栅极，为反向连接；用于高速预分频电路实现四路正交信号输出。
全文摘要
本发明公开一种新型的高速预分频电路，它包括两个电流模逻辑门锁存器D-Latch和两个实现电流整形功能的MIM电容或MOS管电容。通过在两个D-Latch的MOS采样对管源极共模点各接入一个幅相电流整形单元，改变在大信号工作的状态下采样对管电流ID的幅度和相位，增大负载RC网络需要补偿的相移θ，从而获得更高的自振荡频率，使高速预分频电路具有更高的工作频率，同时有更宽的分频范围。应用本发明的预分频电路可广泛应用于无线射频领域频率合成器的锁相环或相关模块。
文档编号H03K19/094GK103208990SQ201310036379
公开日2013年7月17日 申请日期2013年1月29日 优先权日2013年1月29日
发明者石坚, 钱敏, 甘业兵, 金玉花, 乐建连 申请人:嘉兴联星微电子有限公司