专利名称：一种高集成度可编程分频器单元电路的制作方法
技术领域：
本发明涉及一种高集成度可编程分频器单元电路，实现除2/除3的分频功能，属于集成电路设计领域。
背景技术：
频率综合器是无线收发机射频前端芯片的关键模块，可以为不同标准的无线收发机提供稳定的、可编程的、低噪声的本地振荡信号，其性能决定或影响着整个无线收发系统的性能，而可编程分频器则是频率综合器中最重要的模块之一。可编程分频器是一种能够把输入的高频率信号经过处理输出低频率信号的装置，可采用一个指定模数的双模前置预分频器加两个指定模数的计数器实现，指定的模数由所需要的分频比而定，也可采用基于除2/除3分频单元的级联式可编程分频器来实现。但双模前置预分频的方法存在可扩展性差、模块重复利用性差的问题，而基于除2/除3分频单元的级联式可编程分频器则很好地解决了上述问题，根据设计的需要，通过对除2/除3基本分频单元的级联式复用，可人为指定所需的分频比，简单地实现步长为I的任意数分频比。
CN202261236号专利中公布了一种锁相环型频率合成器及可编程射频程控分频器，是基于除2/除3分频单元的可编程分频器。如图1所示，分频器电路由若干级除2/除3分频单元(Divider2/3)级联构成,每一级的除2/除3分频单元实现除2分频或除3分频功能。IN为分频器电路输入，OUT为分频器电路输出，P[i]，i=0，1,2……η-1为分频比控制信号，通过赋给其不同的逻辑高、低电平，可得所需的任意分频比。分频比(M)的公式由下式确定
M=P[O]+2 · P[l]+22 · P[2]+......+2η_2 · P[n-2] +2n_1 · P[n_l]+2n
此电路的特点为第一级单元工作在最高频率，后级电路工作频率逐渐降低，整个电路不存在长延时回路，反馈路径只存在于相邻的两单元之间，寄生电容较少，可靠性好，另外，最大的特点是由相同模块级联构成，复用性十分优秀。基于除2/除3分频单元的级联式可编程分频器工作原理是最后一级的使 能控制信号Mode_in始终置为逻辑高电平“1”，若相应的分频比控制信号(P[i]，
i=0, I，2……η-1)为逻辑高电平，而除最后一级外的其他级除2/除3分频单元对应的Mode_in也为逻辑高电平时，那么除2/除3分频单元就实现3分频，否则为2分频。所以，级联η级除2/除3基本分频单元时，分频比的变化范围为2η (即P[i]，i=0, 1,2……n-1，全部为逻辑低电平“O”)到2n+1-l (即P[i]，i=0，1,2……η-1，全部为逻辑高电平“1”)，例如当η为6时，分频比的变化范围为64 127。如图2所示，除2/除3分频单元由4个相同结构的锁存器(Latch l、Latch 2、Latch 3和Latch 4)以及3个相同结构的与门(AND1、AND2和AND3)构成。当Mode_in输入为逻辑低电平时，输出信号Fout为输入信号Fin的2分频，而当Mode_in输入为逻辑高电平时，输出信号Fout为输入信号Fin的3分频。它的工作原理是当Mode_in输入为逻辑低电平时，由于经过第三与门(AND3)，第三锁存器(Latch 3)的输入端D也为逻辑低电平，因此输出端Q为逻辑低电平，使能输出信号M0de_0Ut输出逻辑低电平，经过第二与门(AND2)，第二锁存器(Latch 2)的输入为逻辑低电平，所以第二锁存器(Latch 2)的输出端3为逻辑高电平，即第一锁存器(Latch I)和第四锁存器(Latch 4)构成了除2分频电路。当Mode_in输入为逻辑高电平，分频比控制信号P [i]输入为逻辑低电平时，第二锁存器(Latch 2)的输出端^仍为逻辑高电平，因此仍构成除2分频电路。而当Modejn输入为逻辑高电平，分频比控制信号P[i]输入也为逻辑高电平时，由于第三锁存器(Latch 3)的输出端Q与第二锁存器(Latch 2)的输入端D相连,则会在输出周期内，另外增加一个输出周期长，输出信号Fout实现3分频。如图3所示，第一锁存器(Latch I)、第二锁存器(Latch 2)、第三锁存器(Latch
3)、第四锁存器(Latch 4)均采用普通CML (Current Mode Logic,电流模逻辑)型锁存器，由于采用差分式的输入和输出，该电路具有结构对称、灵敏度高、性能稳定、驱动能力强等、抗环境噪声能力好的特点。VDD接电源电压，匪3、NM4和匪5、NM6构成两个差分对，匪1、匪2上加偏置电压Vbiasl用作负载对，NM9上加偏置电压Vbias2用作尾电流源，匪7、NM8受差分输入的时钟CXK、GLK控制，工作在开关状态。它的工作原理是当CLK输入为逻辑高电平，输入为逻辑低电平时，ΝΜ7导通，ΝΜ8截止，ΝΜ3、ΝΜ4工作，ΝΜ5、ΝΜ6无效，数据由差分输入端D、万传至差分输出端而当GLK输入为逻辑低电平，δ 输入为逻辑高电平时，匪7截止，ΝΜ8导通，匪3、ΝΜ4无效，匪5、ΝΜ6工作，输出数据被保持。而负载对匪1、匪2则决定了差分输出端0、3的电平。如图4所示，第一与门(AND1)、第二与门(AND2)、第三与门(AND3)采用相同结构。VDD接电源电压，匪1、匪2上加偏置电压Vbias用作负载对，与门的两输入端为Α、Β，输出端为Q。当且仅当Α、B两输入同时为逻辑高电平时，Q的输出才为逻辑高电平，其他情况Q的输出都为逻辑低。综上所述，现有技术所运 用的这种除2/除3分频单元结构，因为采用独立的与门与独立的锁存器实现，所以会影响其速度的提升、增加整体电路的功耗与面积。同时，也增加了电路的复杂度，降低了其可靠性。
发明内容
发明目的针对上述现有技术存在的问题和不足，本发明提供了一种高集成度除2/除3分频单元。技术方案为了实现上述发明目的，本发明提出的高集成度除2/除3分频单元基于电路结构的特殊性，将原除2/除3分频单元中的第一锁存器和第一与门、第二锁存器和第二与门、第三锁存器和第三与门，分别进行集成设计，即采用改进的集成与门的锁存器模块取代原本独立的与门和锁存器。而第四锁存器仍采用普通CML型锁存器。 该分频器包括第一集成与门的锁存器模块，第二集成与门的锁存器模块，第三集成与门的锁存器模块，以及第四锁存器；其中，所述的第一集成与门的锁存器模块的第一与门输入端AI接该分频器的输出端即输出信号,第一集成与门的锁存器模块的第二与门输入端BI接第二集成与门的锁存器模块的输出端^，第一集成与门的锁存器模块的输出端Q接第四锁存器的数据输入端D ;第二集成与门的锁存器模块的第一与门输入端Α2接第三集成与门的锁存器模块的输出端Q，第二集成与门的锁存器模块的第二与门输入端Β2接分频比控制信号P [i];第三集成与门的锁存器模块的第一与门输入端A3接第四锁存器的输出端Q，第三集成与门的锁存器模块的第二与门输入端B3接使能输入信号Mode_in ;第四锁存器的输出端巧接输出信号；该分频器的时钟输入端分别接4个集成与门的锁存器模块的时钟端;使能输出信号接第二集成与门的锁存器模块的第一与门输入端A2。所述的第一集成与门的锁存器模块，第二集成与门的锁存器模块，第三集成与门的锁存器模块均采用相同的集成与门的锁存器结构；所述集成与门的锁存器包括三个部分与门逻辑实现部分、锁存保持部分和时钟控制部分；
所述的与门逻辑实现部分包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；其中第一 NMOS管的漏极、第二 NMOS管的漏极和第七NMOS管的柵极接电源；第一 NMOS管的栅极和第二 NMOS管的栅极接偏置电压端;第一 NMOS管的源极和第三NMOS管的漏极接输出端G ,第二 NMOS管的源极和第四NMOS管的漏极接输出端Q ;第三NMOS管匪3的栅极接输入端A ;第四NMOS管的栅极接输入端瓦；第三NMOS管的源极和第四NMOS管的源极接第八NMOS管的漏极；第七WOS管的漏极接输出端Q ;第七NMOS管的源极接第九NMOS管的漏极；第八NMOS管的柵极接输入端B ;第九NMOS管的栅极接输入端g ;第八NMOS管的源极和第九NMOS管的源极接第十NMOS管的漏极；
所述的锁存保持部分包括第五NMOS管和第六NMOS管；第五NMOS管的栅极和漏极分别接输出端^和输出端Q ;第六NMOS管的栅极和漏极分别接输出端Q和输出端^ ;第五NMOS管的源极和第六NMOS管的源极分别接第十一 NMOS管的漏极； 所述的时钟控制部分包括第十NMOS管、第i^一 NMOS管和第十二 NMOS管，第十NMOS管的栅极接输入端；第^ NMOS管的栅极接输入端CLK ;第十NMOS管的源极和第i NMOS管的源极接第十二 NMOS管的漏极；第十二匪OS管的柵极接偏置；第十二 NMOS管的源极接地；
本电路中所有的NMOS管衬底均接地。所述的第四锁存器采用普通CML型结构，所述第四锁存器包括三个部分采样部分、锁存保持部分和时钟控制部分；
所述采样部分包括第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管，其中第一NMOS管的漏极、第二 NMOS管的漏极接电源；第一 NMOS管的栅极和第二 NMOS管的栅极接偏置电压端；第一NMOS管的源极和第三NMOS管的漏极接输出端^ ;第二NMOS管的源极和第四NMOS管的漏极接输出端Q ;第三NMOS管的栅极接输入端D ;第四NMOS管的栅极接输入端万;第三NMOS管的源极和第四NMOS管的源极接第七NMOS管的漏极；
所述的锁存保持部分包括第五NMOS管和第六NMOS管，第五NMOS管的栅极和漏极分别接输出端巧和输出端Q ;第六NMOS管的栅极和漏极分别接输出端Q和输出端^ ;第五NMOS管的源极和第六NMOS管的源极分别接第八NMOS管的漏极；
所述的时钟控制部分包括第七NMOS管、第八NMOS管和第九NMOS管，第七NMOS管的栅极接输入端CLK ;第八NMOS管的栅极接输入端;第七NMOS管的源极和第八NMOS管的源极接第九NMOS管的漏极；第九NMOS管的柵极接偏置端；第九NMOS管的源极接地；
本电路中所有的NMOS管衬底均接地。有益效果本发明通过对除2/除3分频单元中的3对与门和锁存器进行集成设计，简化了原除2/除3分频单元的结构，同时又降低了电路的功耗和复杂度，提高了电路的速度和可靠性，并使版图更紧凑。
图1为基于除2/除3单元的级联式可编程分频器，
图2为常规的除2/除3分频单元的结构示意图，
图3为普通CML型锁存器的结构示意图，
图4为NMOS与门的结构示意图，
图5为改进的集成与门的锁存器模块的结构示意图，
图6为本发明提出的一种高集成度分频单元电路的结构示意图，
图7为高集成度分频单元电路(除2/除3分频单元)的模拟结果示意图。
具体实施例方式为了进一步说明本发明的优势所在以及具体采取的技术手段，以下结合附图对本发明的具体实施方式
作进一步详细的描述。图1-图4为现有背景技术的介绍，不再赘述。如图5所示，本发明所提供的高集成度除2/除3分频单元包括第一集成与门的锁存器模块AND_Latch I，第二集成与门的锁存器模块AND_Latch 2，第三集成与门的锁存器模块AND_Latch 3， 以及第四锁存器Latch 4。其中，所述的第一集成与门的锁存器模块AND_Latch I的与门输入端A接高集成度除2/除3分频单元的输出端的输出信号Fout，第一集成与门的锁存器模块AND_Latch I的与门输入端B接第二集成与门的锁存器模块AND_Latch 2的输出端^，第一集成与门的锁存器模块AND_Latch I的输出端Q接第四锁存器Latch 4的数据输入端D。第二集成与门的锁存器模块AND_Latch 2的与门输入端A接第三集成与门的锁存器模块AND_Latch 3的输出端Q，第二集成与门的锁存器模块AND_Latch2的与门输入端B接分频比控制信号P [i]。第三集成与门的锁存器模块AND_Latch 3的与门输入端A接第四锁存器Latch 4的输出端Q，第三集成与门的锁存器模块AND_Latch 3的与门输入端B接使能输入信号Mode_in。第四锁存器Latch 4的输出端^接高集成度除2/除3分频单元的输出端的输出信号Fout。Fin为高集成度除2/除3分频单元的时钟输入端，分别接第一集成与门的锁存器模块AND_Latch I的时钟端L1、第二集成与门的锁存器模块AND_Latch 2的时钟端茂瓦、第三集成与门的锁存器模块AND_Latch 3的时钟端CLK、第四锁存器Latch 4的时钟端。Mode_out为使能输出信号，接第二集成与门的锁存器模块AND_Latch 2的与门输入端A。Fin为电路的输入，Fout为电路的输出，Mode_in为使能输入信号，Mode_out为使能输出信号。当Mode_in输入为逻辑低电平时,输出信号Fout为输入信号Fin的2分频,而当Mode_in输入为逻辑高电平时，输出信号Fout为输入信号Fin的3分频。它的工作原理是当Modejn输入为逻辑低电平时，第三集成与门的锁存器模块AND_Latch 3的输出端Q应为逻辑低电平，则使能输出信号Mode_out也为逻辑低电平，所以第二集成与门的锁存器模块AND_Latch 2的输出端^应为逻辑高电平，即第一集成与门的锁存器模块AND_Latch I和第四锁存器Latch 4构成了除2分频电路。当Mode_in输入为逻辑高电平，分频比控制信号P[i]输入为逻辑低电平时，第二集成与门的锁存器模块AND_Latch 2的输出端^仍为逻辑高电平，因此仍构成除2分频电路。而当Mode_in输入为逻辑高电平，分频比控制信号p[i]输入也为逻辑高电平时，因为第三集成与门的锁存器模块AND_Latch 3的输出端Q与第二集成与门的锁存器模块AND_Latch 2的输入端A相连，则会在输出周期内，另外增加一个输出周期长，输出信号Fout实现3分频。如图6所示，第一集成与门的锁存器模块AND_Latch I，第二集成与门的锁存器模块AND_Latch 2，第三集成与门的锁存器模块AND_Latch 3均采用相同结构，即全部改进成集成与门的锁存器模块，而第四锁存器Latch 4仍采用普通CML型结构。所述的集成与门的锁存器模块包括第一 NMOS管NM1、第二 NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十 NMOS 管 NM10、第^^一 NMOS 管 NMl1、第十二 NMOS (NM12。VDD 接电源电压，NM3、NM4 和NM8、NM9构成具有与门功能的差分输入对，NM5、NM6用作锁存对，NMl、NM2上加偏置电压Vbiasl用作负载对，匪12上加偏置电压Vbias2用作尾电流源。其工作原理是当OLE输入为逻辑高电平，δ 输入为逻辑低电平时，匪10导通，匪11截止，匪1、匪2、匪3、ΝΜ4工作，匪5、ΝΜ6无效，数据由差分输入端D石采样，同时进行逻辑与AND，输出至差分输出端Q、Q0而当LiJt入为逻辑低电平，输入为逻辑高电平时，NMlO截止，NMll导通，NM1、NM2、匪3、NM4无效，匪5、NM6工作，输出数据被保持。仿真结果表明，将改进的集成与门的锁存器模块用于本发明提出的高集成度除2/除3分频单元，整个级联式可编程分频器的整体工作速度有所提高。如图7所示，为级联6级高集成度除2/除3分频单元的仿真结果，设置每一级的分频比控制信号分别为P
=0； P[1]=0； P[2]=0； P[3]=0； P[4]=0 ； P[5]=0，此时分频比为64。综上所述，本发明提出的一种高集成度可编程分频器单元电路，实现除2/除3的分频功能。其将常规的除2/除3分频单元中的三对独立的与门和锁存器分别进行集成设计，既简化了原除2/除3分频单元的结构，同时又降低了电路的功耗和复杂度，提高了电路的速度和可靠性，并使版图更紧凑。以上仅是本发明的实 例，不构成对本发明的任何限制，显然，在本发明的思想下，任何熟悉本专业的技术人员，在不脱离本发明的技术方案范围内，可利用上述揭示的技术内容对电路结构及元器件尺寸进行适当调整或优化，依据本发明的技术是指对以上实施例所作的任何简单修改、等同变换与修饰，均属于本发明技术方案的范围。
权利要求
1.一种高集成度可编程分频器单元电路，实现除2/除3的分频功能，其特征在于，该分频器包括第一集成与门的锁存器模块(AND_Latch 1)，第二集成与门的锁存器模块(AND_Latch 2)，第三集成与门的锁存器模块(AND_Latch 3)，以及第四锁存器(Latch 4);其中，所述的第一集成与门的锁存器模块(AND_Latch I)的第一与门输入端Al接该分频器的输出端即输出信号(Fout)，第一集成与门的锁存器模块(AND_Latch I)的第二与门输入端BI接第二集成与门的锁存器模块(AND_Latch 2)的输出端^，第一集成与门的锁存器模块(AND_Latch I)的输出端Q接第四锁存器(Latch 4)的数据输入端(D);第二集成与门的锁存器模块(AND_Latch 2)的第一与门输入端A2接第三集成与门的锁存器模块(AND_Latch 3)的输出端Q，第二集成与门的锁存器模块(AND_Latch2)的第二与门输入端B2接分频比控制信号P[i];第三集成与门的锁存器模块(AND_Latch3)的第一与门输入端A3接第四锁存器(Latch4)的输出端Q，第三集成与门的锁存器模块(AND_Latch 3)的第二与门输入端B3接使能输入信号Mode_in ;第四锁存器(Latch 4)的输出端ζ接输出信号(Fout);该分频器的时钟输入端(Fin)分别接4个集成与门的锁存器模块的时钟端;使能输出信号(Mode_out)接第二集成与门的锁存器模块(AND_Latch 2)的第一与门输入端A2。
2.如权利要求1所述的高集成度可编程分频器单元电路，其特征在于所述的第一集成与门的锁存器模块(AND_Latch I),第二集成与门的锁存器模块(AND_Latch 2)，第三集成与门的锁存器模块(AND_Latch 3)均采用相同的集成与门的锁存器结构；所述集成与门的锁存器包括三个部分与门逻辑实现部分、锁存保持部分和时钟控制部分； 所述的与门逻辑实现部分包括第一 NMOS管(NM1)、第二 NMOS管(NM2)、第三NMOS管(匪3)、第四匪OS管(匪4)、第七匪OS管(匪7)、第八匪OS管(匪8)和第九匪OS管(匪9);其中第一 NMOS管(NMl)的漏极、第二 NMOS管(NM2)的漏极和第七NMOS管(NM7)的柵极接电源(VDD);第一 NMOS管(匪I)的栅极和第二 NMOS管(匪2)的栅极接偏置电压端(Vbiasl)；第一 NMOS管(NMl)的源极和第三NMOS管(NM3)的漏极接输出端( )，第二 NMOS管(ΝΜ2)的源极和第四NMOS管(ΝΜ4)的漏极接输出端(Q)；第三NMOS管(ΝΜ3)的栅极接输入端(A)；第四NMOS管(ΝΜ4)的栅极接输入端(X);第三NMOS管(ΝΜ3)的源极和第四NMOS管(ΝΜ4)的源极接第八NMOS管(ΝΜ8)的漏极；第七NMOS管(ΝΜ7)的漏极接输出端(Q);第七NMOS管(ΝΜ7)的源极接第九NMOS管(ΝΜ9)的漏极；第八NMOS管(ΝΜ8)的柵极接输入端(B);第九NMOS管(ΝΜ9)的栅极接输入端(I);第八NMOS管(ΝΜ8)的源极和第九NMOS管(ΝΜ9)的源极接第十NMOS管(NMlO)的漏极； 所述的锁存保持部分包括第五NMOS管(ΝΜ5)和第六NMOS管(NM6);第五NMOS管(ΝΜ5)的栅极和漏极分别接输出端句)和输出端(Q);第六NMOS管(ΝΜ6)的栅极和漏极分别接输出端(Q)和输出端( );第五NMOS管(匪5)的源极和第六NMOS管(NM6)的源极分别接第i^一NMOS管(NMlI)的漏极； 所述的时钟控制部分包括第十NMOS管(NM10)、第i^一 NMOS管(NMll)和第十二 NMOS管(NM12)，第十NMOS管(NMlO)的栅极接输入端(CLK) ；|H^一 NMOS管(NMll)的栅极接输入端(SIf);第十NMOS管(NMlO)的源极和第i^一 NMOS管(NMlI)的源极接第十二 NMOS管(匪12)的漏极；第十二 NMOS管(匪12)的柵极接偏置(Vbias2);第十二 NMOS管(匪12)的源极接地(GND)； 本电路中所有的NMOS管衬底均接地(GND)。
3.如权利要求1所述的高集成度可编程分频器单元电路，其特征在于所述的第四锁存器(Latch 4)采用普通CML型结构，所述第四锁存器包括三个部分采样部分、锁存保持部分和时钟控制部分； 所述采样部分包括第一 NMOS管(匪I)、第二 NMOS管(匪2)、第三匪OS管(匪3)和第四NMOS管(NM4)，其中第一 NMOS管(NMl)的漏极、第二 NMOS管(NM2)的漏极接电源(VDD);第一 NMOS管(NMl)的栅极和第二 NMOS管(NM2)的栅极接偏置电压端(Vbiasl);第一 NMOS管(匪I)的源极和第三NMOS管(匪3)的漏极接输出端句)；第二 NMOS管(匪2)的源极和第四NMOS管(NM4)的漏极接输出端(Q);第三NMOS管(NM3)的栅极接输入端(D);第四NMOS管(NM4)的栅极接输入端(S);第三NMOS管(NM3)的源极和第四NMOS管(NM4)的源极接第七NMOS管(NM7)的漏极； 所述的锁存保持部分包括第五NMOS管(NM5)和第六NMOS管(NM6)，第五NMOS管(NM5)的栅极和漏极分别接输出端和输出端(Q);第六NMOS管(NM6)的栅极和漏极分别接输出端(Q)和输出端句);第五NMOS管(匪5)的源极和第六NMOS管(NM6)的源极分别接第八NMOS管(NM8)的漏极； 所述的时钟控制部分包括第七匪OS管(匪7)、第八NMOS管(NM8)和第九NMOS管(NM9)，第七NMOS管(NM7)的栅极接输入端(CLK);第八NMOS管(NM8)的栅极接输入端(011);第七NMOS管(NM7)的源极和第八NMOS管(NM8)的源极接第九NMOS管(NM9)的漏极；第九NMOS管(NM9)的柵极接偏置端(Vbias2);第九NMOS管(NM9)的源极接地(GND)； 本电路中所有的NMOS管衬底均接地(GND)。
全文摘要
本发明公开了一种高集成度可编程分频器单元电路，实现除2/除3的分频功能，属于集成电路设计领域。基于常规除2/除3分频单元的特殊结构，本发明分别将其中的第一锁存器(Latch1)和第一与门(AND1)进行集成，第二锁存器(Latch2)和第二与门(AND2)进行集成，第三锁存器(Latch3)和第三与门(AND3)进行集成。也就是，将原本独立的与门(AND)集成进其后级锁存器(Latch)中，形成一个新的集成与门的锁存器电路(AND_Latch)，取代原来独立的与门(AND)和锁存器(Latch)，从而提升了原除2/除3分频单元的集成度，降低了电路的功耗，提高了电路的速度，并使版图更紧凑。
文档编号H03K23/66GK103066995SQ201210551100
公开日2013年4月24日 申请日期2012年12月18日 优先权日2012年12月18日
发明者张长春, 郑立博, 郭宇锋, 李卫, 方玉明, 陈德媛 申请人:南京邮电大学