数字脉冲宽度产生器及其产生方法
【专利摘要】一种数字脉冲宽度产生器及其产生方法。数字脉冲宽度产生方法包括：依据脉冲数据的第一组位产生第一周期，第一周期包含一区间，设定多个第一相位信号在该区间内为第一逻辑值且在该区间后根据多个第一相位时钟信号产生，并设定多个第二相位信号在第一周期内为第一逻辑值且在第一周期后根据多个第二相位时钟信号产生，其中，该区间的开始时间与第一周期的开始时间相同，该区间的结束时间早于第一周期的结束时间，第一相位时钟信号和第二相位时钟信号为不同相位的时钟信号；以及依据脉冲数据的第二组位选择第一相位信号或第二相位信号中的第一信号作为脉冲信号。
【专利说明】数字脉冲宽度产生器及其产生方法
【技术领域】
[0001]本揭露涉及一种脉冲信号产生器及其方法，尤指一种数字脉冲宽度产生器及其产生方法。
【背景技术】
[0002]脉冲宽度调制$11186 11(1^的用途非常广泛，可以利用切换的方式来达成电路规格的目标，相关应用包含生医、工业、科学、智能电网等用途。一般用以使用模拟的方式实现脉冲宽度产生器，然而多数的模拟脉冲宽度产生器的面积较大，反应时间也较慢，并且可能因制程不同而需重新设计电路。因此，目前数字脉冲宽度产生器已成为脉冲宽度产生器的发展趋势之一。
【发明内容】
[0003]本揭露提供一种数字脉冲宽度产生器及其产生方法，可以产生数字脉冲信号。
[0004]本揭露提供一种数字脉冲宽度产生方法，其包括:依据脉冲数据的第一组位产生一第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号；以及依据该脉冲数据的第二组位选择该些第一相位信号或该些第二相位信号中的第一信号作为脉冲信号。
[0005]本揭露另提供一种数字脉冲宽度产生器，其包括一相位控制电路以及一相位选择电路。该相位控制电路用于接收一脉冲数据的第一组位以产生第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号。而该相位选择电路耦接至该相位控制电路以接收该些第一相位信号和该些第二相位信号，并接收该脉冲数据的第二组位以选择该些第一相位信号或该些第二相位信号中的一第一信号作为脉冲信号。
[0006]基于上述的内容，本揭露的实施例所提供的数字脉冲宽度产生器及其产生方法，将可以产生高分辨率与高线性度的数字脉冲。
[0007]为使本揭露的以上叙述更容易了解，下文特举数个实施例，并配合所附图式详述如下。
【专利附图】
【附图说明】
[0008]图1为绘示本揭露的数字脉冲宽度产生器的一实施例的电路方块示意图。
[0009]图2为绘示本揭露的数字脉冲宽度产生方法的流程示意图。
[0010]图3为绘示本揭露图1的多相位时钟产生器的电路方块示意图。
[0011]图4为绘示本揭露的数字脉冲宽度产生器的另一实施例的电路方块示意图。
[0012]图5为绘示本揭露的数字脉冲宽度产生方法的另一流程示意图。
[0013]图6为绘示本揭露图4的相位致能电路的电路方块示意图。
[0014]图7为绘示本揭露的数字脉冲宽度产生器的一种信号波形图。
[0015]图8为绘示本揭露的数字脉冲宽度产生器的另一实施例的电路方块示意图。
[0016]图9为绘示本揭露的数字脉冲宽度产生器的另一种信号波形图。
[0017]图10为绘示本揭露的数字脉冲宽度产生器的另一种信号波形图。
[0018]图11为绘示本揭露的数字脉冲宽度产生器的测试电路方块示意图。
[0019]图12八至图12(:为绘示本揭露的数字脉冲宽度产生器的测量结果。
[0020]符号说明
[0021]100、400、800、1100 数字脉冲宽度产生器
[0022]110多相位时钟产生器
[0023]1102相位非重叠电路
[0024]1104栅极驱动器
[0025]1106电力转换器
[0026]120,820相位控制电路
[0027]130相位选择电路
[0028]422、822相位致能电路
[0029]424,824第一计数器
[0030]432多任务器
[0031]434缓存器
[0032]840第二计数器
[0033]8^1,8^2缓冲器
[0034]0^X1第一计数值
[0035]⑶12第二计数值
[0036]01^1.1第一控制信号
[0037]0X^11第一致能控制信号
[0038]0X^2第二控制信号
[0039]0X^21第二致能控制信号
[0040]0输入端
[0041]0？脉冲信号
[0042]?吓」1触发器
[0043]I附1?I附4差动反相器
[0044]10.1第一加载信号
[0045]10.2第二加载信号
[0046]111设定值
[0047]相位信号
[0048]^￡[1^+1]?？￡[=]第二相位信号
[0049]第一周期
[0050]第二周期
[0051]？现」周期数据
[0052]？町0〕?四[11]相位时钟信号
[0053]？！！[1^+1]?四⑷第二相位时钟信号
[0054]脉冲数据
[0055]？胃』第一组位
[0056]第二组位
[0057]0输出端
[0058]3202、3204、8502 ?3510步骤
[0059]821选择信号
[0060]1:71、1:72、1:91、1:92、1:93、1:94、1:95 时间
[0061]11^1区间
[0062]700电源。
【具体实施方式】
[0063]在本揭露的说明书与权利要求书中，用语「耦接」可以指任何直接或间接的连接手段，例如当提到第一装置耦接至第二装置时，指的是第一装置可以直接与第二装置连接，或是第一装置可以通过其它装置或手段连接至第二装置。
[0064]图1为绘示本揭露的数字脉冲宽度产生器100的一实施例的电路方块示意图。如图所示，数字脉冲宽度产生器100可以是型样产生器社仏四(^加!'社沉)，且可以利用数字电路实现，但不限于此。数字脉冲宽度产生器100包括多相位时钟产生器110、相位控制电路120和相位选择电路130，相位控制电路120分别耦接至多相位时钟产生器110和相位选择电路130。多相位时钟产生器110产生多个不同相位的相位时钟信号？虹0〕?？虹11〕，第一相位时钟信号四[0]?？!和第二相位时钟信号?四[11]输入至相位控制电路120 ；而相位控制电路120根据脉冲数据的第一组位产生相位信号
?？2匕]，第一相位信号？2 [0]?？￡[10和第二相位信号？2 4+1〕?？￡[=]输入至相位选择电路130，上述!1为正整数，&为小于II的正整数。另相位选择电路130根据脉冲数据？的第二组位？选择相位信号？￡[0]?？2匕]中的一个第一信号(未绘示)作为脉冲信号0？。
[0065]在本实施例中，脉冲数据的第一组位可以是最高有效位(11108七81^111^10^ 131^8,188)，而脉冲数据的第二组位？1上可以是最低有效位(16218七
匕，138)，但本揭露并不以此为限。在另一实施例中，脉冲数据？八的第一组位可以是最低有效位，而脉冲数据的第二组位可以是最高有效位。第一组位？的位数可以与第二组位？的位数相同，也可以不同。例如，脉冲数据包括8个位，前4个位为最高有效位，后4个位为最低有效位，因此该脉冲数据0八从的第一组位可以是最高有效位与最低有效位其中一个，而第二组位？1上可以是最高有效位与最低有效位其中另一个。
[0066]图2为绘示本揭露的数字脉冲宽度产生方法的流程示意图，也请一并参照图1。在步骤3202中，相位控制电路120依据脉冲数据的第一组位产生第一周期，并根据一设定值III(未绘示)使第一周期包含一区间，并设定第一相位信号？￡[0]?？￡[10在该区间内为第一逻辑值，在该区间结束后第一相位信号？￡[0]?？￡[10由第一相位时钟信号四[0]?四[幻产生，并设定第二相位信号？￡4+1]?？￡[=]在第一周期内为第一逻辑值，在第一周期后第二相位信号？24+1〕?？2匕]由第二相位时钟信号?四匕]产生，其中，该区间的开始时间与第一周期的开始时间相同，该区间的结束时间早于第一周期的结束时间。在步骤3204中，相位选择电路130依据脉冲数据的第二组位选择第一相位信号？2 [0]?？￡[10或第二相位信号？2 4+1〕?？2 [幻中的一第一信号作为脉冲信号0？。在本实施例中，第一逻辑值可以是高逻辑电平，也可以是低逻辑电平。
[0067]值得一提的是，虽然图2绘示步骤3202先于步骤3204，但本揭露不以此为限。在另一实施例中，相位选择电路130可以根据脉冲数据的第二组位先行选择第一相位信号？2 [0]?？￡[10或第二相位信号？2 4+1〕?？2 [幻中的一第一信号作为脉冲信号0？，也就是说，步骤3202可以早于步骤3204。而在又一实施例中，步骤3202也可与步骤8204同时进行。
[0068]图3为绘示本揭露图1的多相位时钟产生器110的电路方块示意图。多相位时钟产生器110可以是环式振荡器0%111社沉)，并可藉由多个差动反相器相互耦接而产生相位时钟信号？虹0〕?？虹11〕。例如，在本实施例中，差动反相器I附1?I附4相互耦接而产生相位时钟信号四[0]?？!！〔7〕。差动反相器I附1的正向输出端耦接至差动反相器I附2的反向输入端并输出相位时钟信号四[0]，而差动反相器I附1的反向输出端耦接至差动反相器I附2的正向输入端并输出相位时钟信号？虹4〕。同理，差动反相器I附2和差动反相器I附3可以此类推。另差动反相器I附4的正向输出端耦接至差动反相器I附1的正向输入端并输出相位时钟信号？虹3〕，而差动反相器1附4的反向输出端|禹接至差动反相器I附1的负向输入端并输出相位时钟信号。
[0069]图4为绘示本揭露的数字脉冲宽度产生器400的另一实施例的电路方块示意图。数字脉冲宽度产生器400可以是型样产生器，且其相关说明可参照图1所示数字脉冲宽度产生器100而类推之，故不再赘述。在图4所示的实施例中，相位控制电路120包括相位致能电路422和第一计数器424，而相位选择电路130包括多任务器432和缓存器434。
[0070]在本实施例中，相位致能电路422耦接多相位时钟产生器110、第一计数器424和多任务器432，并接收多相位时钟产生器110产生的相位时钟信号？虹0〕?？虹11〕和第一计数器424产生的第一控制信号(^此」、第二控制信号以产生相位信号？訂0〕?？豇11〕。在一实施例中，当第一控制信号为低逻辑电平时，第一相位信号？￡[0]?？2旧为低逻辑电平，而当第一控制信号为高逻辑电平时，第一相位信号？￡[0]?？￡[10由第一相位时钟信号四⑷]?？!产生；同样地，当第二控制信号011^-2为低逻辑电平￠1^12=0)时，第二相位信号？24+1〕?？￡[=]为低逻辑电平，而当第二控制信号01^-2为高逻辑电平￠1^12=1)时，第二相位信号？￡4+1]?四匕]由第二相位时钟信号？￡4+1]?？￡[11]产生。但在另一实施例中，当第一控制信号为高逻辑电平时，第一相位信号？￡[0]?？￡[10为低逻辑电平，而当第一控制信号
为低逻辑电平时，第一相位信号？2 [0]?？2旧由第一相位时钟信号四[0]?四旧产生。在又一实施例中，当第一控制信号为第一逻辑值时，第一相位信号?为第一逻辑值或第二逻辑值，而当第一控制信号011^-1为第二逻辑值时，第一相位信号？￡[0]?？￡[10由第一相位时钟信号四[0]?四[幻产生。上述第一逻辑值与第二逻辑值皆可为高逻辑电平或低逻辑电平，且第一逻辑值与第二逻辑值不同，第二相位信号？豇匕1〕?？￡[=]的产生方式可以第一相位信号？￡[0]?？￡[10的产生方式类推之。
[0071]在本实施例中，相位信号?？2〔幻分为第一相位信号？訂0〕?？2〔幻和第二相位信号?四匕]两个群组，其分别受第一控制信号和第二控制信号
控制，但本揭露不以此为限。在另一实施例中，相位信号？￡[0]?？￡[=]也可分为三个群组或更多群组，以下以三个群组为例，例如第四相位信号？訂0〕?？訂！11〕、第五相位信号？2 [0+1]?？￡[3和第六相位信号？2 [#1]?？2匕]，其分别受第四控制信号、第五控制信号和第六控制信号控制，当第四控制信号为低逻辑电平时，第四相位信号？￡[0]?？￡[0]为低逻辑电平，而当第四控制信号(:1814为高逻辑电平时，第四相位信号？￡[0]?？￡[111]由第四相位时钟信号？!?？!11X1产生；第五相位信号[0+1]?？￡6]和第六相位信号？2[1^+1]?？2[11]可以此类推，在此不再赘述。
[0072]第一计数器424耦接多相位时钟产生器110、相位致能电路422和缓存器434，多相位时钟产生器110产生的相位时钟信号？虹0〕输入至第一计数器424作为计数所需的时钟信号，第一计数器424根据第一加载信号10」将脉冲数据？10八17\的第一组位？胃』加载，使得第一控制信号和第二控制信号￠^1^-2均为第一逻辑值(例如低逻辑电平)，此时第一控制信号和第二控制信号为禁能，之后第一计数器424由第一组位开始根据相位时钟信号？虹0〕计数，此时可为图2所述第一周期和该区间的开始时间，每个时钟周期((3104 07016)向下减1，直至到达设定值III，使得第一控制信号为第二逻辑值(例如高逻辑电平)，此时第一控制信号为致能(的处16)，此时可为上述区间的结束时间；第一计数器424继续向下计数至0，使得第二控制信号为第二逻辑值，此时第二控制信号为致能，此时可为上述第一周期的结束时间；第一计数器424产生第一加载信号⑶」，以将下一笔脉冲数据的第一组位加载第一计数器424，并将第一加载信号输出至缓存器434 ；并且，在第一计数器424计数至0后的一个相位时钟信号？虹0〕时钟周期内，上述相位致能电路422产生的相位信号？￡[0]?？￡[=]皆会根据相位信号四[0]?？虹!!]产生由第一逻辑值转变为第二逻辑值的变化。设定值砠可为一固定在计数器中的数值，也可为一输入值，也可为第一计数器424中可供设定记忆单元(如缓存器)等的数值。在本实施例中，设定值砠为1。第一控制信号和第二控制信号可由第一计数器424的计数字元产生，例如第一计数器424为6个位的计数器,其位为65?1^0，第一控制信号可以是位65?
利用与门(八冊职仏)产生，第二控制信号可以是位65?％利用与门产生，但本揭露不以此为限。
[0073]在本实施例中，第一计数器424由第一组位向下计数至0，但本揭露不以此为限。在另一实施例中，第一计数器424可由0向上计数至第一组位？也可由一特定值向上或向下计数至第一组位并加或减另一特定值，也可由第一组位加或减一特定值并向上或向下计数至另一特定值。在又一实施例中，第一计数器424在每个时钟周期减或加1，1为正整数。值得一提的是，第一计数器424作为计数所需的时钟信号不一定是相位时钟信号四[0]，也可以是相位时钟信号？町1〕?？虹!!]其中一个相位时钟信号。
[0074]缓存器434耦接第一计数器424和多任务器432，并根据第一加载信号10」将脉冲数据的第二组位？1上存入缓存器434，以使该缓存器434输出选择信号3此至多任务器432。在另一实施例中，缓存器434可为其它记忆单元，例如随机存取内存800688 111611101'丫, 1^1)等。
[0075]值得注意的是，根据第一加载信号将脉冲数据的第一组位加载第一计数器424和将脉冲数据的第二组位存入缓存器434的动作，可不需要与计数时的相位时钟信号？虹0〕同步，而可在第一计数器424计数至0时，即发出第一加载信号10」将脉冲数据加载，也就是利用异步的方式加载。
[0076]多任务器432耦接缓存器434和相位致能电路422，并接收选择信号3此和相位信号?？訂！1〕，以选择对应于选择信号321的第一信号(未绘示)作为脉冲信号0？。
[0077]图5为绘示本揭露的数字脉冲宽度产生方法的另一流程示意图，也请一并参照图4。在步骤3502中，根据第一加载信号1^0」将脉冲数据的第二组位存入缓存器434，并将脉冲数据的第一组位存入第一计数器424，以使第一控制信号01^1.1和第二控制信号￠:1^-2为0，并使第一相位信号？訂0〕?？2旧和第二相位信号^￡^+1]?？￡[11]为第一逻辑值，此时可为图2所述第一周期和该区间的开始时间。
[0078]在步骤3504中，缓存器434输出选择信号3此到多任务器432中，以选择第一相位信号？￡[0]?？￡[10和第二相位信号？24+1〕?？￡[=]中的第一信号作为脉冲信号0？。在一实施例中，选择的第一信号在下一次加载之前不会改变，例如脉冲数据的第二组位的数值为2，则根据第一加载信号1^0」将数值2存入缓存器434，并输出选择信号321(数值为2),且选择相位信号？2 [2]作为第一信号，直到下一次加载为止；若下一次根据第一加载信号将数值5存入缓存器434，则选择相位信号[5]作为第一信号，直到下一次加载为止。
[0079]在步骤3506中，第一计数器424根据加载的第一组位值以相位时钟信号？町0〕向下计数，每一个相位时钟信号四[0]的时钟周期减1。在步骤3508中，当第一计数器424计数至设定值III时，此时可为上述区间的结束时间，则第一计数器424将第一控制信号口此」设为1，使第一相位信号？訂0〕?？2旧由第一相位时钟信号？虹0〕?？！！旧产生，且第一计数器424继续向下计数。在步骤3510中，当第一计数器424计数至0时，此时可为上述第一周期的结束时间，则第一计数器424将第二控制信号设为1，使第二相位信号？￡4+1]?？￡[11]由第二相位时钟信号?四匕]产生。当多任务器432选择的第一信号所对应的相位信号有一上升边沿6181叩0(186)时，则将脉冲信号0？转变为第二逻辑值。例如，多任务器432选择相位信号？2 [2]作为脉冲信号0？，当相位时钟信号？町2〕有一上升边沿时，则将脉冲信号0？转变为第二逻辑值。在另一实施例中，脉冲信号0？转变为第二逻辑值，则是在第一信号所对应的相位信号有一下降边沿(6111118 6(186)时。
[0080]在另一实施例中，在上述区间后(第一控制信号为致能)，当第一相位时钟信号四[0]?？!有上升边沿时，对应的该些第一相位信号？￡[0]?？￡[10由第一逻辑值转换为第二逻辑值；以及在第一周期后(第二控制信号为致能)，当该些第二相位时钟信号四[1^+1]?四[11]有上升边沿时，对应的该些第二相位信号？￡[1^+1]?由该第一逻辑值转换为该第二逻辑值，使得当多任务器432选择的第一信号所对应的相位信号有一上升边沿时，将脉冲信号0？转变为第二逻辑值。在另一实施例中，在上述区间后，当第一相位时钟信号四[0]?？!有下降边沿时，将对应的该些第一相位信号？豇0〕?？￡[10由第一逻辑值转换为第二逻辑值；以及在第一周期后，当该些第二相位时钟信号四4+1〕?四[幻有下降边沿时，将对应的该些第二相位信号？￡4+1]?？￡[11]由该第一逻辑值转换为该第二逻辑值，使得当多任务器432选择的第一信号所对应的相位信号有一下降边沿时，将脉冲信号0？转变为第二逻辑值。
[0081]图6为绘示本揭露图4的相位致能电路422的电路方块示意图。相位致能电路422包含II个触发器(耵让-打叩)？?」)?叩」1。触发器?叩」1的输入端0耦接至电源乂00以提供高逻辑电平，触发器？[0?的时钟输入端耦接至相位时钟信号？虹0〕?四匕]，触发器叩—0?叩」1的输出端0耦接至相位信号[0]?匕]；而触发器?
的重置￠684)端耦接至第一致能控制信号1，触发器？?3+1?的重置端耦接至第二致能控制信号^1^1^21。第一致能控制信号与第二致能控制信号0X1^1.21分别为相位致能电路422接收第一控制信号和第二控制信号所对应产生而与相位时钟信号四[0]同步的控制信号。在一实施例中，也可加上缓冲器以调整第一致能控制信号和/或第二致能控制信号到触发器的时间和信号强度，例如本实施例的缓冲器冊及缓冲器冊【2。
[0082]在本实施例中，当第一致能控制信号(^111为0(低逻辑电平)时，此时第一致能控制信号为禁能，第一相位信号？訂0〕?？2〔幻被重置为0，而当第一致能控制信号为1 (高逻辑电平)时，此时第一致能控制信号为致能，第一相位信号?？2〔幻则根据第一相位时钟信号？虹0〕?？虹幻产生。以触发器丹为例，当第一致能控制信号为0时，触发器？的输出端0为0，使得相位信号为0 ；而当第一致能控制信号(^111为1时，若相位时钟信号四[1]有一上升边沿，则会使触发器？的输入端0输出至输出端0，并使得相位信号？￡[1]为1。同理，当第二致能控制信号为0时，此时第二致能控制信号为禁能，第二相位信号？訂匕1〕?四匕]被重置为0，而当第二致能控制信号为1，此时第二致能控制信号为致能，则第一相位信号？2 4+1〕?？￡[11]将根据第二相位时钟信号四4+1〕?四[幻产生。
[0083]图7为绘示本揭露的数字脉冲宽度产生器400的一种信号波形图，也请一并参照图4。脉冲信号0？与第一加载信号1^0」的纵轴为逻辑电平，例如电压值等可表现逻辑1或逻辑0的电气特性。第一计数器424的计数值设为第一计数值(^11,其纵轴表示计数值。如图7所示，在时间〖71时，第一计数值为0，因此第一计数器424会使第一加载信号10.1由0改变成1，以使第一计数器424将脉冲数据的第一组位加载，并使脉冲信号0？根据相位信号？2[0]?？￡[=]的第一信号(未绘示)产生一上升边沿；而在时间171后，第一计数器424向下计数，直到时间〖72再将第一组位加载，并使脉冲信号0？产生另一上升边沿，以此类推之。
[0084]图8为绘示本揭露的数字脉冲宽度产生器800的另一实施例的电路方块示意图。数字脉冲宽度产生器800可以是数字脉宽调制器？11186 11(1让
0^11)，且其相关说明可参照图4所示数字脉冲宽度产生器400而类推之。与图4的数字脉冲宽度产生器400不同的是，在图8的数字脉冲宽度产生器800中，将由第二计数器840产生第二加载信号0^2，使得脉冲数据？10八从的第一组位和第二组位？1上分别加载第一计数器824及缓存器434中。图8所述多相位时钟产生器110、相位致能电路822、第一计数器824、多任务器432及缓存器434等，也可分别参照图4所述多相位时钟产生器110、相位致能电路422、第一计数器424、多任务器432及缓存器434等说明而类推之。
[0085]在本实施例中，第一计数器824可以不产生第一加载信号；或者，第一计数器824可以产生第一加载信号⑶」，但不作为脉冲数据加载第一计数器824和缓存器434的加载信号之用。
[0086]第二计数器840耦接多相位时钟产生器110、第一计数器824和缓存器434，多相位时钟产生器110产生的相位时钟信号？虹0〕输入至第二计数器840作为计数所需的时钟信号，第二计数器840根据第二加载信号0^2将周期数据加载，之后第二计数器840由周期数据？21^0他V开始根据相位时钟信号？虹0〕计数，每个时钟周期向下减1直至计数值为0，再产生第二加载信号0^2将下一笔周期数据加载第二计数器840，并输出至第一计数器824和缓存器434以加载脉冲数据的第一组位和第二组位？1上。
[0087]值得注意的是，根据第二加载信号1^2将周期数据？210八从加载第二计数器840、将脉冲数据的第一组位加载第一计数器824、和将脉冲数据？1』八1八的第二组位？I上存入缓存器434等动作，可不需要与计数时的相位时钟信号四[0]同步，而可在第二计数器840计数至0时，即发出第二加载信号0)7将周期数据和脉冲数据？1』八从加载，也就是说，可以利用异步的方式加载。
[0088]在本实施例中，第二计数器840由脉冲数据向下计数至0，但本揭露不以此为限。在另一实施例中，第二计数器840可由0向上计数至脉冲数据？1」^1八，也可由一特定值向上或向下计数至脉冲数据并加或减另一特定值，也可由脉冲数据八丁八加或减一特定值并向上或向下计数至另一特定值。在又一实施例中，第二计数器840在每个时钟周期减或加1，1为正整数。值得一提的是，第二计数器840作为计数所需的时钟信号不一定是相位时钟信号四[0]，也可以是相位时钟信号四⑷]其中一个相位时钟信号，只要与第一计数器824计数的时钟信号相同即可。
[0089]在本实施例中，第一计数器824和第二计数器840皆是利用相位时钟信号？虹0〕计数，但本揭露不以此为限，第一计数器824和第二计数器840可以利用不同的相位时钟信号计数，例如第一计数器824利用相位时钟信号？町1〕计数，第二计数器840利用相位时钟信号四[4]计数。
[0090]图9为绘示本揭露的数字脉冲宽度产生器800的另一种信号波形图，也请一并参照图6及图8。在本实施例中，将脉冲数据的第一组位设为5，脉冲数据
的第二组位设为2，而在相位时钟信号？虹0〕?？虹11〕和相位信号?四匕]中，将II设为3，&设为1。因此，第一相位时钟信号四[0]?四[幻和第一相位信号?蹄]分别为第一相位时钟信号四[0]?四[1]和第一相位信号？2[0]?？第二相位时钟信号四4+1〕?四[11]和第二相位信号？2 4+1〕?？￡[11]分别为第二相位时钟信号？虹2〕?？!和第二相位信号？￡[3]?？
[0091]在时间〖91将周期数据未绘示)、数值5和数值2分别加载第二计数器840、第一计数器824和缓存器434后，使第二计数器840和第一计数器824开始向下计数，此时相位信号？2 [0]?？2 [3]都被设定为逻辑0，且多任务器432选择相位信号？￡2作为脉冲信号0？，因此脉冲信号0？也为逻辑0。在时间〖92，第一计数器824计数到1，此时第一相位信号？￡[0]?？￡[1]开始依序根据第一相位时钟信号四[0]?四[1]产生。值得注意的是，虽然图9所绘示的第一相位信号?？￡[1]在时间〖93时或之后才由逻辑0转变为逻辑1，然而本领域技术人员可知图6的触发器？中，第一致能控制信号由于与相位时钟信号四[0]同步，触发器？[0的重置端为逻辑1的时间与相位时钟信号四[0]在时间丨92的上升边沿相较之下较晚，于是相位时钟信号？虹0〕影响相位信号？￡[0]的时间为时间〖93时的上升边沿。同理，由于操作频率较快、相位时钟信号较精细、第一致能控制信号到触发器的重置端间存在缓冲器或其它原因，相位时钟信号四[1]影响相位信号？訂1〕的时间为时间〖93时的上升边沿之后。
[0092]在时间⑶3时，第一计数器824计数到0，此时第二相位信号?开始依序根据第二相位时钟信号四[2]?？!产生，由于选择第二相位时钟信号？虹2〕作为脉冲信号0？，因此在第二相位时钟信号？虹2〕由逻辑0转变为逻辑1时，脉冲信号0？也由逻辑0转变为逻辑1。在第一计数器824计数到0的下一个时钟周期前(即时间〖94前)，所有的相位信号？訂0〕?都会由逻辑0转变为逻辑1。
[0093]之后，第二计数器840继续向下计数至0，此时为时间丨95，第二计数器840产生第二加载信号1^2以加载下一笔周期数据、脉冲数据的第一组位和第二组位？1」^，并使相位信号？2 [0]?？2 [3]都被设定为逻辑0，脉冲信号0？也对应的由逻辑1转变为逻辑0。
[0094]在本实施例中，如图9所示，II」和？￡[1分别为该区间和所述第一周期。在时间七91，将脉冲数据的第一组位加载第一计数器824，此为该区间II」和所述第一周期？￡[1的开始。在时间〖92，第一计数器824计数到1，此为该区间II」的结束。在时间〖93，第一计数器824计数到0，此为所述第一周期？￡[1的结束。如图9所示，该区间11.1的结束时间早于该第一周期？￡[1的结束时间。
[0095]图10为绘示本揭露的数字脉冲宽度产生器800的另一种信号波形图，也请一并参照图8。脉冲信号0？与第二加载信号0)7的纵轴为逻辑电平，例如电压值等可表现逻辑1或逻辑0的电气特性。第一计数器824和第二计数器840的计数值分别设为第一计数值(^11和第二计数值(^12,其纵轴表示计数值。如图10所示，当第二计数器840计数至0时，第二计数器840产生第二加载信号0)7使脉冲信号0？为逻辑0 ；而当第一计数器824计数至0时，则脉冲信号0？根据选择的相位信号(未绘示)转变为逻辑1，直到第二计数器840计数至0时，再使该脉冲信号0？转变为逻辑0。以此可根据不同的脉冲数据？10八1八，使脉冲信号0？有不同的脉宽(￠11186,也可以有不同的责任周期(如# 07^16) 0
[0096]图11为绘示本揭露的数字脉冲宽度产生器1100的测试电路方块示意图。如图所示，数字脉冲宽度产生器1100依序稱接相位非重叠(迪狀一11011-0^61*121卯1=8)电路1102、栅极驱动器(职1:6办:1^610 1104及电力转换器(即冊!"⑶鮮61~1:610 1106。在本实施例中，数字脉冲宽度产生器1100为一数字脉宽调制器，测试电路的数字脉宽调制器为13位，操作于1百万赫(腿2)，分辨率为120微微秒(￠1100-860011(1, ￠8)。
[0097]图12八至图12(:为绘示本揭露的数字脉冲宽度产生器1100的测量结果，也请一并参照图11。数字脉冲宽度产生器1100为13位的数字脉宽调制器，并可分为高位群组612?68、中位群组68?64及低位群组64?60。图12八、图128与图120分别为高位群组612?68、中位群组68?64及低位群组64?60的测量结果,并各自表示为粗略范围(0081-86 1811186)、中间范围(1111(1(116及精细范围(打加以叩^)。坐标轴的横轴为各位群组所表现的编码(⑶如)，纵轴则为责任周期。所测得的微分非线性((11打61~6社1310^)在粗略范围、中间范围、精细范围分别为-0.059?0.148、-0.178?0.184? -0.182 ?0.176 个 I38，积分非线性110111111681-11:77 1^1)则分别为-0.549 ?0.026、-0.166 ?0.040、-0.593 ?0.459 个 138。
[0098]由上可知，本揭露通过采用多相位时钟产生器产生数字脉冲宽度产生器的低位，每一个循环利用计数器来完成高位，并藉由相位致能电路的逻辑控制进行信号同步，以实现高分辨率与高线性度的数字脉冲宽度产生器。
[0099]虽然本揭露已以实施例揭露如上述，然而不应以此限制本揭露，本领域技术人员在不脱离本揭露的精神和范围内，皆可做改变和润饰，因此本揭露的保护范围应以权利要求书为准。
【权利要求】
1.一种数字脉冲宽度产生方法，其包括: 依据一脉冲数据的第一组位产生一第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为一第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号；以及 依据该脉冲数据的第二组位选择该些第一相位信号或该些第二相位信号中的一第一信号作为一脉冲信号。
2.根据权利要求1所述的数字脉冲宽度产生方法，其特征在于，该方法还包括: 依据一加载信号将该第一组位加载一第一计数器；以及 依据该加载信号将该第二组位加载一缓存器。
3.根据权利要求2所述的数字脉冲宽度产生方法，其特征在于，依据该脉冲数据的该第二组位选择该些第一相位信号或该些第二相位信号中的该第一信号的步骤还包括: 输入该些第一相位信号和该些第二相位信号至一多任务器；以及 输入该缓存器的数值至该多任务器藉以选择该第一信号。
4.根据权利要求2所述的数字脉冲宽度产生方法，其特征在于，依据该脉冲数据的该第一组位产生该第一周期，该第一周期包含该区间的步骤还包括: 该第一计数器向下计数至一设定值以形成该区间；以及 该第一计数器向下计数至零以形成该第一周期。
5.根据权利要求4所述的数字脉冲宽度产生方法，其特征在于，该第一计数器根据该些时钟信号的一第一时钟信号计数，并且在该第一计数器计数至零后的一个时钟周期内，该些第一相位信号与该些第二相位信号根据该些第一相位时钟信号和该些第二相位时钟信号由该第一逻辑值转变为一第二逻辑值。
6.根据权利要求4所述的数字脉冲宽度产生方法，其特征在于，该方法还包括: 当该第一计数器计数至零时，则产生该加载信号。
7.根据权利要求4所述的数字脉冲宽度产生方法，其特征在于，该方法还包括: 依据该加载信号将一周期数据加载一第二计数器；以及 当该第二计数器向下计数至零时，则产生该加载信号。
8.根据权利要求1所述的数字脉冲宽度产生方法，其特征在于，依据该脉冲数据的该第一组位产生该第一周期，该第一周期包含该区间，并设定该些第一相位信号在该区间内为该第一逻辑值，在该区间后该些第一相位信号根据该些第一相位时钟信号产生，并设定该些第二相位信号在该第一周期内为该第一逻辑值，在该第一周期后该些第二相位信号根据该些第二相位时钟信号产生的步骤还包括: 在该区间后，当该些第一相位时钟信号有上升边沿或下降边沿时，对应的该些第一相位信号由该第一逻辑值转换为一第二逻辑值；以及 在该第一周期后，当该些第二相位时钟信号有上升边沿或下降边沿时，对应的该些第二相位信号由该第一逻辑值转换为该第二逻辑值。
9.根据权利要求1所述的数字脉冲宽度产生方法，其特征在于，该脉冲数据包括最高有效位(MSB)及最低有效位(LSB)，该第一组位为该最高有效位与该最低有效位其中一个，该第二组位为该最高有效位与该最低有效位其中另一个。
10.一种数字脉冲宽度产生器，包括: 一相位控制电路，用以接收一脉冲数据的第一组位以产生一第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为一第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号；以及 一相位选择电路，其耦接至该相位控制电路以接收该些第一相位信号和该些第二相位信号，并用以接收该脉冲数据的第二组位以选择该些第一相位信号或该些第二相位信号中的一第一信号作为一脉冲信号。
11.根据权利要求10所述的数字脉冲宽度产生器，其特征在于，该相位控制电路接收一加载信号以将该第一组位加载该相位控制电路，该相位选择电路接收该加载信号以将该第二组位加载该相位选择电路。
12.根据权利要求11所述的数字脉冲宽度产生器，其特征在于，该产生器还包括: 一多相位时钟产生器，用以产生不同相位的多个时钟信号，该些时钟信号包括该些第一相位时钟信号和该些第二相位时钟信号。
13.根据权利要求12所述的数字脉冲宽度产生器，其特征在于，该相位控制电路包括: 一第一计数器，其接收该加载信号并输出一第一控制信号和一第二控制信号，其中，当该第一计数器计数至该区间的结束时间时，使该第一控制信号产生一逻辑变化，而当该第一计数器计数至该第一周期的结束时间时，使该第二控制信号产生另一逻辑变化；以及一相位致能电路，其耦接该多相位时钟产生器、该第一计数器和该相位选择电路，以接收该些第一相位时钟信号、该些第二相位时钟信号、该第一控制信号和该第二控制信号，并产生该些第一相位信号和该些第二相位信号。
14.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该第一计数器依据该加载信号将该第一组位加载该第一计数器，以禁能该第一控制信号和该第二控制信号并向下计数，当该第一计数器计数至一设定值时，则致能该第一控制信号，而当该第一计数器计数至零时，则致能该第二控制信号。
15.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该相位致能电路包括: 多个第一触发器，其接收该第一控制信号和该些第一相位时钟信号，其中，该些第一触发器的重置端相互耦接并接收该第一控制信号，该些第一触发器的时钟端接收相对应的该些第一相位时钟信号；以及 多个第二触发器，其接收该第二控制信号和该些第二相位时钟信号，其中，该些第二触发器的重置端相互耦接并接收该第二控制信号，该些第二触发器的时钟端接收相对应的该些第二相位时钟信号。
16.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该相位致能电路在该第一控制信号禁能时，将多个第一相位信号设为该第一逻辑值，在该第一控制信号致能后且当该些第一相位时钟信号有上升边沿或下降边沿时，对应的该些第一相位信号由该第一逻辑值转换为该第二逻辑值，而该相位致能电路在该第二控制信号禁能时，将多个第二相位信号设为该第一逻辑值，在该第二控制信号致能后且当该些第二相位时钟信号有上升边沿或下降边沿时，对应的该些第一相位信号由该第一逻辑值转换为该第二逻辑值。
17.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，当该第一计数器计数至零时，则产生该加载信号。
18.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该产生器还包括: 一第二计数器，其耦接该第一计数器和该相位选择电路，其中，该第二计数器接收该加载信号，并依据该加载信号的一周期数据加载该第二计数器并向下计数，当该第二计数器计数至零时，则产生该加载信号。
19.根据权利要求18所述的数字脉冲宽度产生器，其特征在于，该第一计数器与该第二计数器根据该些相位时钟信号中不同的两个相位时钟信号计数。
20.根据权利要求12所述的数字脉冲宽度产生器，其特征在于，该多相位时钟产生器包括一环式振荡器。
21.根据权利要求11所述的数字脉冲宽度产生器，其特征在于，该相位选择电路包括: 一缓存器，用以接收该加载信号以将该第一组位存入；以及 一多任务器，其耦接该缓存器的输出端并接收该些第一相位时钟信号和该些第二相位时钟信号，并根据该缓存器的输出值选择该第一信号。
【文档编号】H03K7/08GK104378089SQ201310549242
【公开日】2015年2月25日 申请日期:2013年11月7日 优先权日:2013年8月14日
【发明者】黄昭仁, 张雅婷, 陈科宏 申请人:财团法人工业技术研究院