专利名称：一种具备驱动脉冲调节功能的功率管驱动装置的制作方法
技术领域：
本实用新型属于信号处理领域，尤其涉及一种具备驱动脉冲调节功能的功率管驱动装置。
背景技术：
目前，随着功率管被广泛应用于各个领域，对于其驱动电路的要求也越来越高。现有技术所提供的常用的驱动电路都是采用分离器件组成的，其结构复杂，成本高且电路体积大；此外，现有技术还提供了一种集成电路芯片，虽然解决了电路体积大的问题，但其对驱动脉冲的高低电平时间往往不作处理或处理得不够全面，这样就会使功率管在受驱动脉冲控制的过程中出现开关间隙时间过小、导通时间过长、相邻周期的导通时间不一致等状况，进而导致功率管的功耗变大和发热量增大，甚至有可能使功率管烧坏。
实用新型内容本实用新型的目的在于提供一种具备驱动脉冲调节功能的功率管驱动装置，旨在解决现有技术所存在的成 本高、功耗大、发热量高且容易导致功率管烧坏的问题。本实用新型是这样实现的，一种具备驱动脉冲调节功能的功率管驱动装置，包括驱动电路，所述驱动电路连接功率管的栅极以控制所述功率管的通断，所述功率管驱动装置还包括:最小导通时间处理模块、最大导通时间处理模块、最小关断时间处理模块及导通时间偏差处理模块；所述最小导通时间处理模块的输入端接入驱动脉冲信号，所述最小导通时间处理模块接收所述驱动脉冲信号，判断所述驱动脉冲信号的高电平宽度是否小于最小导通时间间隔，是，则将所述高电平宽度调整为所述最小导通时间间隔，否，则正常输出所述驱动脉冲信号；所述最大导通时间处理模块的输入端连接所述最小导通时间处理模块的输出端，所述最大导通时间处理模块判断所述最小导通时间处理模块输出的驱动脉冲信号的高电平宽度是否大于最大导通时间间隔，是，则将所述最小导通时间模块输出的驱动脉冲信号的高电平宽度调整为所述最大导通时间间隔，否，则将正常输出所述最小导通时间模块输出的驱动脉冲信号；所述最小关断时间处理模块的输入端连接所述最大导通时间处理模块的输出端，所述最小关断时间处理模块判断所述最大导通时间处理模块输出的驱动脉冲信号的低电平宽度是否小于最小关断时间间隔，是，则将所述最大导通时间处理模块输出的驱动脉冲信号中后续周期的高电平调整为低电平直至所述低电平宽度不小于所述最小关断时间间隔，否，则正常输出所述最大导通时间处理模块输出的驱动脉冲信号；所述导通时间偏差处理模块的输入端连接所述最小关断时间处理模块的输出端，所述导通时间偏差处理模块判断所述最小关断时间处理模块输出的驱动脉冲信号中相邻两个周期内的高电平宽度差值是否大于导通时间偏差阈值，是，则输出低电平控制所述驱动电路关断功率管，否，则正常输出所述最小关断时间处理模块输出的驱动脉冲信号至所述驱动电路。本实用新型通过采用包括所述最小导通时间处理模块、所述最大导通时间处理模块、所述最小关断时间处理模块以及所述导通时间偏差处理模块的具备驱动脉冲调节功能的功率管驱动装置，结构简单、成本低，能够对功率管的驱动脉冲信号中每个周期的高电平和低电平进行优化处理，使每个周期的高低电平宽度保持在合理的区间内，从而有效地降低功率管的功耗，保证功率管安全可靠的工作，且可根据两个相邻周期的高电平宽度差值判断系统是否工作正常，并在所述高电平宽度差值超过导通时间偏差阈值时判定系统异常，同时控制驱动电路关断功率管，提高了对功率管的驱动控制安全性，从而解决了现有技术所存在的成本高、功耗大、发热量高且容易导致功率管烧坏的问题。
图1是本实用新型实施例提供的具备驱动脉冲调节功能的功率管驱动装置的模块结构图；图2是本实用新型实施例提供的具备驱动脉冲调节功能的功率管驱动装置的示例电路结构图；图3是本实用新型实施例提供的具备驱动脉冲调节功能的功率管驱动装置所涉及的各路驱动脉冲信号的波形图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。本实用新型实施例通过采用包括最小导通时间处理模块、最大导通时间处理模块、最小关断时间处理模块以及导通时间偏差处理模块的具备驱动脉冲调节功能的功率管驱动装置，结构简单、成本低，能够对功率管的驱动脉冲信号中每个周期的高电平和低电平进行优化处理，使每个周期的高低电平宽度保持在合理的区间内，从而有效地降低功率管的功耗，保证功率管安全可靠的工作，且可根据两个相邻周期的高电平宽度差值判断系统是否工作正常，并在高电平宽度差值超过导通时间偏差阈值时判定系统异常，同时控制驱动电路关断功率管，提高了对功率管的驱动控制安全性。图1示出了本实用新型实施例提供的具备驱动脉冲调节功能的功率管驱动装置的模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下:具备驱动脉冲调节功能的功率管驱动装置包括驱动电路100，驱动电路100连接功率管M的栅极以控制功率管M的通断；驱动电路100为常用的功率管驱动电路，因此其内部结构在此不再赘述。功率管驱动装置还包括:最小导通时间处理模块200、最大导通时间处理模块300、最小关断时间处理模块400及导通时间偏差处理模块500。[0020]最小导通时间处理模块200的输入端接入驱动脉冲信号，最小导通时间处理模块200接收该驱动脉冲信号，判断该驱动脉冲信号的高电平宽度是否小于最小导通时间间隔，是，则将高电平宽度调整为最小导通时间间隔，否，则正常输出驱动脉冲信号；最大导通时间处理模块300的输入端连接最小导通时间处理模块200的输出端，最大导通时间处理模块300判断最小导通时间处理模块200输出的驱动脉冲信号的高电平宽度是否大于最大导通时间间隔，是，则将最小导通时间模块200输出的驱动脉冲信号的高电平宽度调整为最大导通时间间隔，否，则将正常输出最小导通时间模块输出的驱动脉冲信号；最小关断时间处理模块400的输入端连接最大导通时间处理模块300的输出端，最小关断时间处理模块400判断最大导通时间处理模块300输出的驱动脉冲信号的低电平宽度是否小于最小关断时间间隔，是，则将最大导通时间处理模块300输出的驱动脉冲信号中后续周期的高电平调整为低电平直至低电平宽度不小于最小关断时间间隔，否，则正常输出最大导通时间处理模块300输出的驱动脉冲信号；导通时间偏差处理模块500的输入端连接最小关断时间处理模块400的输出端，导通时间偏差处理模块500判断最小关断时间处理模块400输出的驱动脉冲信号中相邻两个周期内的高电平宽度差值是否大于导通时间偏差阈值，是，则输出低电平控制驱动电路100关断功率管M，否，则正常输出最小关断时间处理模块400输出的驱动脉冲信号至驱动电路100。图2示出了本实用新型实施例提供的具备驱动脉冲调节功能的功率管驱动装置的示例电路结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下:作为本实用新型一优选实施例,最小导通时间处理模块200包括:D触发器U1、D触发器U2、反相器U3、与门U4、反相器U5、与门U6、电流源IUPMOS管Ql、NMOS管Q2、电容Cl、比较器U7及第一基准电压源201 ；D触发器Ul的触发端CP与D触发器U2的触发端CP及反相器U3的输入端的共接点为最小导通时间处理模块200的输入端，D触发器Ul的输入端D与D触发器U2的输入端D及电流源Il的输入端均接入高电平，D触发器U2的反相复位端RST和负输出端Q/空接，D触发器Ul的正输出端Q空接，与门U4的第一输入端I与PMOS管Ql的栅极以及NMOS管Q2的栅极共接于D触发器Ul的负输出端Q/，与门U4的第二输入端2连接所述反相器U3的输出端，反相器U5的输入端和输出端分别连接与门U4的输出端3和与门U6的第一输入端1，与门U6的第二输入端2连接D触发器U2的正输出端Q，与门U6的输出端3为最小导通时间处理模块200的输出端，PMOS管Ql的源极连接电流源Il的输出端，PMOS管Ql的漏极与NMOS管Q2的漏极以及电容Cl的第一端共接于比较器U7的反相输入端，NMOS管Q2的源极与电容Cl的第二端共接于地，比较器U7的同相输入端和输出端分别连接第一基准电压源201和D触发器Ul的反相复位端RST。作为本实用新型一优选实施例,最大导通时间处理模块300包括:反相器U8、PMOS管Q3、NMOS管Q4、电流源12、电容C2、第二基准电压源301、比较器U9、RS触发器U10、反相器仍1及与门讥2 ；反相器U8的输入端与RS触发器UlO的第二输入端S及与门U12的第二输入端2的共接点为最大导通时间处理模块300的输入端，PMOS管Q3的栅极与NMOS管Q4的栅极共接于反相器U8的输出端，PMOS管Q3的源极连接电流源12的输出端，电流源12的输入端接入高电平，PMOS管Q3的漏极与NMOS管Q4的漏极以及电容C2的第一端共接于比较器U9的反相输入端，电容C2的第二端与NMOS管Q4的源极共接于地，比较器U9的同相输入端和输出端分别连接第二基准电压源301和RS触发器UlO的第一输入端R，RS触发器UlO的负输出端Q/空接，反相器Ull的输入端和输出端分别连接RS触发器UlO的正输出端Q和与门U12的第一输入端1，与门U12的输出端3为最大导通时间处理模块300的输出端。作为本实用新型一优选实施例，最小关断时间处理模块400包括:电流源13、PMOS管Q5、NMOS管Q6、电容C3、第三基准电压源401、比较器U13、RS触发器U14、反相器U15、反相器U16、反相器U17及D触发器U18 ；电流源13的输入端与D触发器U18的输入端D均接入高电平，PMOS管Q5的源极连接电流源13的输出端，PMOS管Q5的栅极与NMOS管Q6的栅极、RS触发器U14的第一输入端R以及反相器U16的输入端的共接点为最小关断时间处理模块400的输入端，PMOS管Q5的漏极与NMOS管Q6的漏极以及电容C3的第一端共接于比较器U13的反相输入端，电容C3的第二端与NMOS管Q6的源极共接于地，比较器U13的同相输入端和输出端分别连接第三基准电压源401和RS触发器U14的第二输入端S，RS触发器U14的正输出端Q空接，反相器U15的输入端和输出端分别连接RS触发器U14的负输出端Q/和D触发器U18的反相复位端RST，反相器U17的输入端和输出端分别与反相器U16的输出端和D触发器U18的触发端CP相连接，D触发器U18的正输出端Q为最小关断时间处理模块400的输出端，D触发器U18的负输出端Q/空接。作为本实用新型一优选实施例，导通时间偏差处理模块500包括:D触发器U19、D触发器U20、D触发器U21、反相器U22、三端与非门U23、三端或非门U24、反相器U25、或非门U26、与非门U27、电流源14、PMOS管Q7、NMOS管Q8、电容C4、第四基准电压源501、比较器U28、反相器U29、反相器U30、三端或非门U31、三端或非门U32、反相器U33、D触发器U34、反相器U35、D触发器U36、D触发器U37、反相器U38、与非门U39、或非门U40、电流源I5、PM0S管Q9、NM0S管Q10、电流源16、电容C5、电流源I7、PM0S管Q11、NMOS管Q12、电流源18、电容C6、NM0S管Q13、NM0S管Q14、放大器U41、第五基准电压源502、NMOS管Q15、NMOS管Q16、第六基准电压源503、第七基准电压源504、比较器U42、比较器U43、与非门U44、D触发器U45以及与非门U46 ；D触发器U19的触发端CP与D触发器U20的触发端CP、D触发器U21的触发端CP、反相器U22的输入端、三端与非门U23的第一输入端、反相器U29的输入端、PMOS管Q7的栅极、NMOS管Q8的栅极以及与非门U46的第二输入端2的共接点为导通时间偏差处理模块500的输入端，D触发器U19的输入端D与电流源14的输入端、电流源15的输入端、电流源16的输入端、电流源17的输入端、电流源18的输入端、D触发器U36的输入端D、D触发器U37的输入端D以及D触发器U45的输入端D均接入高电平，D触发器U19的反相复位端RST和负输出端Q/空接，D触发器U20的输入端D连接D触发器U19的正输出端Q，D触发器U20的反相复位端RST和负输出端Q/空接，D触发器U21的输入端D连接负输出端Q/，D触发器U21的正输出端Q同时与三端与非门U23的第二输入端2、三端或非门U24的第二输入端2、反相器U30的输入端及三端或非门U31的第一输入端I相连接，反相器U22的输出端接三端或非门U24的第一输入端I，三端与非门U23的第三输入端3同时与三端或非门U24的第三输入端3、三端或非门U32的第二输入端2、反相器U35的输出端以及D触发器U36的触发端CP相连接，反相器U25的输入端同时连接D触发器U20的正输出端Q、与非门U27的第二输入端2及与非门U39的第一输入端1，或非门U26的第一输入端I和或非门U40的第二输入端2共接于反相器U25的输出端，或非门U26的第二输入端2与PMOS管Qll的栅极共接于三端与非门U23的输出端4，或非门U27的第一输入端I与NMOS管Q12的栅极共接于三端或非门U24的输出端4，或非门U26的输出端3和或非门U27的输出端3分别连接NMOS管QlO的栅极和PMOS管Q9的栅极，电流源14的输出端连接PMOS管Q7的源极，PMOS管Q7的漏极与NMOS管Q8的漏极以及电容C4的第一端共接于比较器U28的反相输入端，NMOS管Q8的源极与电容C4的第二端共接于地，比较器U28的同相输入端连接第四基准电压源501，比较器U28的输出端同时与三端或非门U31的第二输入端2及三端或非门U32的第一输入端I连接，反相器U33的输入端与NMOS管Q13的栅极共接于三端或非门U31的输出端4，反相器U33的输出端接D触发器U36的反相复位端RST，D触发器U34的触发端CP连接反相器U29的输出端，D触发器U34的输入端D连接负输入端Q/，D触发器U34的反相复位端RST空接，反相器U35的输入端同时与D触发器U34的正输出端Q、三端或非门U31的第三输入端3及D触发器U37的触发端CP相连接，D触发器U36的正输出端Q与D触发器U37的正输出端Q分别连接NMOS管Q15的栅极和NMOS管Q16的栅极，D触发器U36的负输出端Q/和D触发器U37的负输出端Q/均空接，D触发器U37的反相复位端RST连接或非门U40的输出端3，反相器U38的输入端和输出端分别连接三端或非门U32的输出端4和与非门U39的第二输入端2，或非门U40的第一输入端I与NMOS管Q14的栅极共接于与非门U39的输出端3，电流源15的输出端连接PMOS管Q9的源极，PMOS管Q9的漏极与NMOS管QlO的漏极、电容C5的第一端及NMOS管Q16的源极共接于NMOS管Q14的源极，电流源16的输入端连接NMOS管QlO的源极，电流源16的输出端与电容C5的第二端共接于地，电流源17的输出端连接PMOS管Qll的源极，PMOS管Qll的漏极与NMOS管Q12的漏极、电容C6的第一端及NMOS管Q15的源极共接于NMOS管Q13的源极，电流源18的输入端连接NMOS管Q12的源极，电流源18的输出端与电容C6的第二端共接于地，NMOS管Q13的漏极与NMOS管Q14的漏极共接于放大器U41的反相输入端，放大器U41的同相输入端连接第五基准电压源502，放大器U41的输出端与反相输入端连接，NMOS管Q15的漏极同时与NMOS管Q16的漏极、比较器U42的反相输入端及比较器U43的同相输入端连接，比较器U42的同相输入端和比较器U43的反相输入端分别连接第六基准电压源503和第七基准电压源504，比较器U42的输出端和比较器U43的输出端分别连接与非门U44的第一输入端I和第二输入端2，与非门U44的输出端3连接D触发器U45的触发端CP，D触发器U45的反相复位端RST和正输出端Q均空接，与非门U46的第一输入端I连接D触发器U45的负输出端Q/，与非门U46的输出端3为导通时间偏差处理模块500的输出端。在本实用新型实施例中，第一基准电压源201、第二基准电压源301、第三基准电压源401以及第四基准电压源501所输出基准电压相同，第五基准电压源502、第六基准电压源503和第七基准电压源504分别输出不同的基准电压。第一基准电压源201、第二基准电压源301、第三基准电压源401、第四基准电压源501、第五基准电压源502、第六基准电压源503和第七基准电压源504均是常用的基准电压产生电路。以下结合具体实例对上述具备驱动脉冲调节功能的功率管驱动装置作进一步说明:假设最小导通时间处理模块200所接收的驱动脉冲信号A的波形如图3所示，驱动脉冲信号A从左至右输入最小导通时间处理模块200的输入端，驱动脉冲信号A中的第三周期T3、第四周期T4及第五周期T5中存在高电平宽度小于最小导通时间间隔Ton_min，则最小导通时间处理模块200将第三周期T3、第四周期T4及第五周期T5中的高电平宽度调整为Ton_min后输出驱动脉冲信号B至最大导通时间处理模块300 ;最大导通时间处理模块300经过判断确定驱动脉冲信号B的第二周期T2的高电平宽度大于最大导通时间间隔Tonjnax，则随即将第二周期T2的高电平宽度调整为Tonjnax并输出驱动脉冲信号C至最小关断时间处理模块400 ;最小关断时间处理模块400判定驱动脉冲信号C中的第四周期T4的低电平宽度小于最小关断时间间隔Toff_min，则将第五周期T5中的高电平调整为低电平，并输出驱动脉冲脉冲信号D至导通时间偏差处理模块500 ;导通时间偏差处理模块500判定驱动脉冲信号D中的第五周期T5’的高电平宽度与第四周期T4’的高电平宽度的差值大于导通时间偏差阈值Ton_os，则表明系统出现异常，需要将驱动脉冲信号D中从第五周期T5’开始全部变为低电平(如图3中的驱动脉冲信号E所示)以控制驱动电路100关断功率管M,从而提高了对功率管M的驱动安全性。本实用新型实施例通过采用包括最小导通时间处理模块、最大导通时间处理模块、最小关断时间处理模块以及导通时间偏差处理模块的具备驱动脉冲调节功能的功率管驱动装置，结构简单、成本低，能够对功率管的驱动脉冲信号中每个周期的高电平和低电平进行优化处理，使每个周期的高低电平宽度保持在合理的区间内，从而有效地降低功率管的功耗，保证功率管安全可靠的工作，且可根据两个相邻周期的高电平宽度差值判断系统是否工作正常，并在高电平宽度差值超过导通时间偏差阈值时判定系统异常，同时控制驱动电路关断功率管，提高了对功率管的驱动控制安全性，从而解决了现有技术所存在的成本高、功耗大、发热量高且容易导致功率管烧坏的问题。以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
权利要求1.一种具备驱动脉冲调节功能的功率管驱动装置，包括驱动电路，所述驱动电路连接功率管的栅极以控制所述功率管的通断，其特征在于，所述功率管驱动装置还包括: 最小导通时间处理模块、最大导通时间处理模块、最小关断时间处理模块及导通时间偏差处理模块； 所述最小导通时间处理模块的输入端接入驱动脉冲信号，所述最小导通时间处理模块接收所述驱动脉冲信号，判断所述驱动脉冲信号的高电平宽度是否小于最小导通时间间隔，是，则将所述高电平宽度调整为所述最小导通时间间隔，否，则正常输出所述驱动脉冲信号; 所述最大导通时间处理模块的输入端连接所述最小导通时间处理模块的输出端，所述最大导通时间处理模块判断所述最小导通时间处理模块输出的驱动脉冲信号的高电平宽度是否大于最大导通时间间隔，是，则将所述最小导通时间模块输出的驱动脉冲信号的高电平宽度调整为所述最大导通时间间隔，否，则将正常输出所述最小导通时间模块输出的驱动脉冲信号； 所述最小关断时间处理模块的输入端连接所述最大导通时间处理模块的输出端，所述最小关断时间处理模块判断所述最大导通时间处理模块输出的驱动脉冲信号的低电平宽度是否小于最小关断时间间隔，是，则将所述最大导通时间处理模块输出的驱动脉冲信号中后续周期的高电平调整为低电平直至所述低电平宽度不小于所述最小关断时间间隔，否，则正常输出所述最大导通时间处理模块输出的驱动脉冲信号； 所述导通时间偏差处理模块的输入端连接所述最小关断时间处理模块的输出端，所述导通时间偏差处理模块判断所述最小关断时间处理模块输出的驱动脉冲信号中相邻两个周期内的高电平宽度差值是否大于导通时间偏差阈值，是，则输出低电平控制所述驱动电路关断功率管，否，则正常输出所述最小关断时间处理模块输出的驱动脉冲信号至所述驱动电路。
2.如权利要求1所述的功率管驱动装置，其特征在于，所述最小导通时间处理模块包括: D触发器Ul、D触发器U2、反相器U3、与门U4、反相器U5、与门U6、电流源I1、PMOS管Q1、NM0S管Q2、电容Cl、比较器U7及第一基准电压源； 所述D触发器Ul的触发端与所述D触发器U2的触发端及所述反相器U3的输入端的共接点为所述最小导通时间处理模块的输入端，所述D触发器Ul的输入端与所述D触发器U2的输入端及所述电流源Il的输入端均接入高电平，所述D触发器U2的反相复位端和负输出端空接，所述D触发器Ul的正输出端空接，所述与门U4的第一输入端与所述PMOS管Ql的栅极以及所述NMOS管Q2的栅极共接于所述D触发器Ul的负输出端，所述与门U4的第二输入端连接所述反相器U3的输出端，所述反相器U5的输入端和输出端分别连接所述与门U4的输出端和所述与门U6的第一输入端，所述与门U6的第二输入端连接所述D触发器U2的正输出端，所述与门U6的输出端为所述最小导通时间处理模块的输出端，所述PMOS管Ql的源极连接所述电流源Il的输出端，所述PMOS管Ql的漏极与所述NMOS管Q2的漏极以及所述电容Cl的第一端共接于所述比较器U7的反相输入端，所述NMOS管Q2的源极与所述电容Cl的第二端共接于地，所述比较器U7的同相输入端和输出端分别连接所述第一基准电压源和所述D触发器Ul的反相复位端。
3.如权利要求1所述的功率管驱动装置，其特征在于，所述最大导通时间处理模块包括: 反相器U8、PM0S管Q3、NM0S管Q4、电流源12、电容C2、第二基准电压源、比较器U9、RS触发器U10、反相器Ull及与门U12 ； 所述反相器U8的输入端与所述RS触发器UlO的第二输入端及所述与门U12的第二输入端的共接点为所述最大导通时间处理模块的输入端，所述PMOS管Q3的栅极与所述NMOS管Q4的栅极共接于所述反相器U8的输出端，所述PMOS管Q3的源极连接所述电流源12的输出端，所述电流源12的输入端接入高电平，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极以及所述电容C2的第一端共接于所述比较器U9的反相输入端，所述电容C2的第二端与所述NMOS管Q4的源极共接于地，所述比较器U9的同相输入端和输出端分别连接所述第二基准电压源和所述RS触发器UlO的第一输入端，所述RS触发器UlO的负输出端空接，所述反相器Ull的输入端和输出端分别连接所述RS触发器UlO的正输出端和所述与门U12的第一输入端，所述与门U12的输出端为所述最大导通时间处理模块的输出端。
4.如权利要求1所述的功率管驱动装置，其特征在于，所述最小关断时间处理模块包括: 电流源13、PMOS管Q5、NMOS管Q6、电容C3、第三基准电压源、比较器U13、RS触发器U14、反相器U15、反相器U16、反相器U17及D触发器U18 ； 所述电流源13的输入端与所述D触发器U18的输入端均接入高电平，所述PMOS管Q5的源极连接所述电流源13的输出端，所述PMOS管Q5的栅极与所述NMOS管Q6的栅极、所述RS触发器U14的第一输入端以及所述反相器U16的输入端的共接点为所述最小关断时间处理模块的输入端， 所述PMOS管Q5的漏极与所述NMOS管Q6的漏极以及所述电容C3的第一端共接于比较器U13的反相输入端，所述电容C3的第二端与所述NMOS管Q6的源极共接于地，所述比较器U13的同相输入端和输出端分别连接所述第三基准电压源和所述RS触发器U14的第二输入端，所述RS触发器U14的正输出端空接，所述反相器U15的输入端和输出端分别连接所述RS触发器U14的负输出端和所述D触发器U18的反相复位端，所述反相器U17的输入端和输出端分别与所述反相器U16的输出端和所述D触发器U18的触发端相连接，所述D触发器U18的正输出端为所述最小关断时间处理模块的输出端，所述D触发器U18的负输出端空接。
5.如权利要求1所述的功率管驱动装置，其特征在于，所述导通时间偏差处理模块包括: D触发器U19、D触发器U20、D触发器U21、反相器U22、三端与非门U23、三端或非门U24、反相器U25、或非门U26、与非门U27、电流源14、PMOS管Q7、NMOS管Q8、电容C4、第四基准电压源、比较器U28、反相器U29、反相器U30、三端或非门U31、三端或非门U32、反相器U33、D触发器U34、反相器U35、D触发器U36、D触发器U37、反相器U38、与非门U39、或非门U40、电流源 15、PMOS 管 Q9、NMOS 管 Q10、电流源 16、电容 C5、电流源 17、PMOS 管 Ql1、NMOS管Q12、电流源18、电容C6、NM0S管Q13、NM0S管Q14、放大器U41、第五基准电压源、NMOS管Q15.NM0S管Q16、第六基准电压源、第七基准电压源、比较器U42、比较器U43、与非门U44、D触发器U45以及与非门U46 ； 所述D触发器U19的触发端与所述D触发器U20的触发端、所述D触发器U21的触发端、所述反相器U22的输入端、所述三端与非门U23的第一输入端、所述反相器U29的输入端、所述PMOS管Q7的栅极、所述NMOS管Q8的栅极以及所述与非门U46的第二输入端的共接点为所述导通时间偏差处理模块的输入端，所述D触发器U19的输入端与所述电流源14的输入端、所述电流源15的输入端、所述电流源16的输入端、所述电流源17的输入端、所述电流源18的输入端、所述D触发器U36的输入端、所述D触发器U37的输入端以及所述D触发器U45的输入端均接入高电平，所述D触发器U19的反相复位端和负输出端空接，所述D触发器U20的输入端连接所述D触发器U19的正输出端，所述D触发器U20的反相复位端和负输出端空接，所述D触发器U21的输入端连接负输出端，所述D触发器U21的正输出端同时与所述三端与非门U23的第二输入端、所述三端或非门U24的第二输入端、所述反相器U30的输入端及所述三端或非门U31的第一输入端相连接，所述反相器U22的输出端接所述三端或非门U24的第一输入端，所述三端与非门U23的第三输入端同时与所述三端或非门U24的第三输入端、所述三端或非门U32的第二输入端、所述反相器U35的输出端以及所述D触发器U36的触发端相连接，所述反相器U25的输入端同时连接所述D触发器U20的正输出端、所述与非门U27的第二输入端及所述与非门U39的第一输入端，所述或非门U26的第一输入端和所述或非门U40的第二输入端共接于所述反相器U25的输出端，所述或非门U26的第二输入端与所述PMOS管Qll的栅极共接于所述三端与非门U23的输出端，所述或非门U27的第一输入端与所述NMOS管Q12的栅极共接于所述三端或非门U24的输出端，所述或非门U26的输出端和所述或非门U27的输出端分别连接所述NMOS管QlO的栅极和所述PMOS管Q9的栅极，所述电流源14的输出端连接所述PMOS管Q7的源极，所述PMOS管Q7的漏极与所述NMOS管Q8的漏极以及所述电容C4的第一端共接于所述比较器U28的反相输入端，所述NMOS管Q8的源极与所述电容C4的第二端共接于地，所述比较器U28的同相输入端连接所述第四 基准电压源，所述比较器U28的输出端同时与所述三端或非门U31的第二输入端及所述三端或非门U32的第一输入端连接，所述反相器U33的输入端与所述NMOS管Q13的栅极共接于所述三端或非门U31的输出端，所述反相器U33的输出端接所述D触发器U36的反相复位端，所述D触发器U34的触发端连接所述反相器U29的输出端，所述D触发器U34的输入端连接负输入端，所述D触发器U34的反相复位端空接，所述反相器U35的输入端同时与所述D触发器U34的正输出端、所述三端或非门U31的第三输入端及所述D触发器U37的触发端相连接，所述D触发器U36的正输出端与所述D触发器U37的正输出端分别连接所述NMOS管Q15的栅极和所述NMOS管Q16的栅极，所述D触发器U36的负输出端和所述D触发器U37的负输出端均空接，所述D触发器U37的反相复位端连接所述或非门U40的输出端，所述反相器U38的输入端和输出端分别连接所述三端或非门U32的输出端和所述与非门U39的第二输入端，所述或非门U40的第一输入端与所述NMOS管Q14的栅极共接于所述与非门U39的输出端，所述电流源15的输出端连接所述PMOS管Q9的源极，所述PMOS管Q9的漏极与所述NMOS管QlO的漏极、所述电容C5的第一端及所述NMOS管Q16的源极共接于所述NMOS管Q14的源极，所述电流源16的输入端连接所述NMOS管QlO的源极，所述电流源16的输出端与所述电容C5的第二端共接于地，所述电流源17的输出端连接所述PMOS管Qll的源极，所述PMOS管Qll的漏极与所述NMOS管Q12的漏极、所述电容C6的第一端及所述NMOS管Q15的源极共接于所述NMOS管Q13的源极，所述电流源18的输入端连接所述匪OS管Q12的源极，所述电流源18的输出端与所述电容C6的第二端共接于地，所述NMOS管Q13的漏极与所述NMOS管Q14的漏极共接于所述放大器U41的反相输入端，所述放大器U41的同相输入端连接所述第五基准电压源，所述放大器U41的输出端与所述反相输入端连接，所述NMOS管Q15的漏极同时与所述NMOS管Q16的漏极、所述比较器U42的反相输入端及所述比较器U43的同相输入端连接，所述比较器U42的同相输入端和所述比较器U43的反相输入端分别连接所述第六基准电压源和所述第七基准电压源，所述比较器U42的输出端和所述比较器U43的输出端分别连接所述与非门U44的第一输入端和第二输入端，所述与非门U44的输出端连接所述D触发器U45的触发端，所述D触发器U45 的反相复位端和正输出端均空接，所述与非门U46的第一输入端连接所述D触发器U45的负输出端，所述与非门U46的输出端为所述导通时间偏差处理模块的输出端。
专利摘要本实用新型适用于信号处理领域，提供了一种具备驱动脉冲调节功能的功率管驱动装置。本实用新型通过采用包括最小导通时间处理模块、最大导通时间处理模块、最小关断时间处理模块以及导通时间偏差处理模块的具备驱动脉冲调节功能的功率管驱动装置，能够对功率管的驱动脉冲信号中每个周期的高电平和低电平进行优化处理，使每个周期的高低电平宽度保持在合理的区间内，从而有效地降低功率管的功耗，保证功率管安全可靠的工作，且可根据两个相邻周期的高电平宽度差值判断系统是否工作正常，并在高电平宽度差值超过导通时间偏差阈值时判定系统异常，同时控制驱动电路关断功率管，提高了对功率管的驱动控制安全性。
文档编号H03K19/00GK203057108SQ20132002034
公开日2013年7月10日 申请日期2013年1月15日 优先权日2013年1月15日
发明者付凌云, 李照华, 林道明, 谢靖, 赵春波, 胡乔 申请人:深圳市明微电子股份有限公司