紧凑电平位移器的制造方法

紧凑电平位移器的制造方法
【专利摘要】本发明的实施方案提供用于将输入信号电平位移的装置。该装置包括输出缓冲器，其具有：输出节点、耦合到高参考电压的P-FET和耦合到低参考电压的n-FET。该装置也包括两个锁存器。第一锁存器具有经逆变电路元件驱动P-FET栅极的第一锁存器输出。第二锁存器具有经非逆变电路元件驱动n-FET栅极的第二锁存器输出。该装置也包括复位信号脉冲发生器，其接收输入信号并响应于输入信号的跃迁生成复位信号脉冲。锁存器都由复位信号脉冲置于复位态。
【专利说明】紧凑电平位移器
[0001] 相关申请案的交叉引用
[0002] 本申请要求美国专利申请No. 13/904,941的优先权，该申请提交于2013年5月29 日，其全文以引用的方式并入本文。

【技术领域】
[0003] 本申请涉及电子电路【技术领域】，更具体地，涉及一种用于将输入信号电平位移的 装置、用于将输入信号电平位移的方法、和用于提高输入信号量值的设备。

【背景技术】
[0004] 电平位移器更改信号量值。它们经常用来将在一个域中操作的数字信号跃迁成不 同域中的信号。例如，电平位移器可从用1伏供电电压操作的电路接收模拟信号，并将该信 号转移到用2伏供电电压操作的电路。在该实例中，1伏域中信号的每个值由2伏域中信号 的两个较大值的因数表示。作为另一实例，电平位移器可接收用晶体管-晶体管逻辑电平 操作的数字信号并将该信号跃迁到不同域。由于数字信号是逻辑高或逻辑低值，因此晶体 管-晶体管逻辑电平数字信号经电平位移创造信号新版本，该信号新版本具有与新域的逻 辑高和逻辑低值相等的逻辑高和逻辑低值。
[0005] 电平位移器架构可以参考图1中的框图描述，其中电路100是电平位移器。电平 位移器100将在供电电压101和接地102之间变化的信号Din位移到在高供电电压103和 低供电电压104之间变化的信号Dout。供电电压和接地之间差的量值小于高和低供电电 压之间差的量值。例如，供电电压可以是1. 8伏，接地可以是0伏，高供电电压可以是3. 5 伏，并且低供电电压可以是-3. 5伏。因为电平位移器100将输入信号Din的上下界位移， 所以其是双边的。为此，其利用两个不同单边电平位移器：正电平位移器105和负电平位移 器106。这些单边电平位移器的每个具有连接到输出缓冲器装置栅极的输出。正电平位移 器105连接到p型场效应晶体管（p-FET) 107的栅极，并且负电平位移器106连接到η型场 效应晶体管（n-FET) 108的栅极。
[0006] 由高供电电压103和低供电电压104供电的电路具有消耗比由供电101和接地 102供电的电路更多电力的潜力。此外，高和低供电电压103和104在集成电路的背景下 通常在使用泵浦电路的芯片上生成，因此在这些电压电平可用的电量稍微受限。因此，确保 P-FET107和n-FET108从不同时置于导态是重要的。如果如此，则短路路径在高供电电压 103和低供电电压104之间存在，这消耗显著量的电力。所描述的短路情况通过使用相逻辑 109防止。该相逻辑控制其中信号向正电平位移器105和负电平位移器106提供的时间， 以确保它们的功率输出缓冲器装置（即，P-FET107和n-FET108)从不同时在导态。相逻辑 109用于确保在Din中的跃迁期间，在其他输出缓冲器装置信号的跃迁到导态前，信号的跃 迁到非导态的输出缓冲器装置不这样做。
[0007] 如果希望Dout的逆变版本，则需要额外电路。Dout的逆变版本可以称为Doutn。因 为希望具有可用的Dout和Doutn相匹配版本，所以将逆变器置于节点Dout从而生成Doutn 对于大多数应用是不足的。如果简单逆变器用来从Dout生成Doutn，则逆变器在两个信号 之间引入等于该逆变器延迟的相差。因此，相匹配逆变版本必须与原非逆变信号分离地并 同时生成。这通过使用两个额外输出缓冲器装置：P-FET110和n-FETlll实现；以及与用来 生成原信号的电平位移器相似的正负电平位移器：正电平位移器112和负电平位移器113。
[0008] 可代替正电平位移器105和负电平位移器106使用的共用电路自然产生互补输出 信号。源自这些共用电路的互补输出信号可以用来生成输出信号的逆变版本。然而因为相 延迟有目的地在较早点引入系统，因此这些互补信号没有用于控制额外组输出缓冲器装置 例如P-FET110和n-FETlll的适当定相。S卩，当电平位移器105和106的输出适当位移因 此输出缓冲器装置107和108从不同时并且省电时，如果电平位移器105和106的互补信 号施加到输出缓冲器装置110和111，则它们代替地确保输出缓冲器装置同时并且浪费电。


【发明内容】

[0009] 在本发明的具体实施方案中，提供用于将输入信号电平位移的装置。该装置包括 输出缓冲器，其具有：输出节点、耦合到高参考电压的P-FET和耦合到低参考电压的n-FET。 该装置也包括两个锁存器。第一锁存器具有经逆变电路元件驱动P-FET栅极的第一锁存器 输出。第二锁存器具有经非逆变电路元件驱动n-FET栅极的第二锁存器输出。该装置也包 括复位信号脉冲发生器，其接收输入信号并响应于输入信号的跃迁生成复位信号脉冲。锁 存器都由复位信号脉冲置于复位态。
[0010] 在本发明的其他实施方案中，提供用于将输入信号电平位移的方法。该方法包括 使用第一缓冲器输出装置和第二缓冲器输出装置，在第一电压和第二电压之间驱动输出节 点。该方法也包括接收在第三电压的旧状态和在第四电压的新状态之间的输入信号的跃 迁。该方法也包括使用清除锁存器状态的清除脉冲暂时阻碍新状态锁存。该方法也包括使 用锁存器锁存输入信号，以使输入信号设定锁存器的输出态。该方法也包括根据锁存器的 输出态驱动第一缓冲器输出装置的控制节点。第一电压的量值大于第三电压的量值。
[0011] 在本发明的其他实施方案中，提供用于增加输入信号量值的设备。该设备包括两 个输出缓冲器装置。第一输出缓冲器装置连接到高供电电压节点并耦合到输出节点。第二 输出缓冲器装置连接到低供电电压节点并耦合到输出节点。该设备也包括具有复位态、高 态和低态的核心电路。该设备也包括耦合到核心电路的复位脉冲发生器。核心电路在处于 复位态时将第一和第二输出缓冲器装置置于非导态。核心电路在处于高态时将第一输出缓 冲器装置置于导态，并将第二输出缓冲器装置置于非导态。核心电路在处于低态时将第一 输出缓冲器装置置于非导态，并将第二输出缓冲器装置置于导态。复位脉冲发生器紧接着 在低输入电压和高输入电压之间输入信号的跃迁将核心电路置于复位态。高输入电压和低 输入电压之间的差小于高供电电压和低供电电压之间的差。

【专利附图】

【附图说明】
[0012] 图1是根据相关技术的产生输入信号逆变和非逆变版本的电平位移器的框图。
[0013] 图2是根据本发明的实施方案的具有清除脉冲发生器的电平位移器的框图。
[0014] 图3是根据本发明的实施方案的具有逆变和非逆变输出的电平位移器的框图。
[0015] 图4是根据本发明的实施方案的可以代替图3中的差分锁存器301使用的差分锁 存器的框图。
[0016] 图5是根据本发明的实施方案的可以代替图3中的差分锁存器302使用的差分锁 存器的框图。
[0017] 图6a是根据本发明的实施方案的可以代替图3中的逻辑309使用的逻辑电路的 框图。
[0018] 图6b是根据本发明的实施方案的可以代替图2中的脉冲发生器202使用的清除 脉冲发生器的框图。
[0019] 图7是根据本发明的实施方案的用于操作电平位移电路的方法的流程图。
[0020] 图8是根据本发明的实施方案的用于操作双向电平位移电路的方法的流程图。
[0021] 图9是根据本发明的实施方案的用于使用时钟信号为电平位移器生成清除脉冲 的方法的流程图。
[0022] 图10是根据本发明的实施方案的用于使用输入信号为电平位移器生成清除脉冲 的方法的流程图。

【具体实施方式】
[0023] 现在详细参考其一个或多个实例在附图中示出的所公开发明的实施方案。每个实 例作为本技术的解释而不是作为本技术的限制来提供。实际上，对于本领域的技术人员而 言显而易见的是在不背离本技术的精神和范围的情况下可以在本技术中做出修改和变型。 例如，作为一个实施方案的部分示出或描述的特征可以与另一实施方案一起使用从而产生 更进一步的实施方案。从而，旨在本标的物覆盖属于附加权利要求及其等价物的保护范围 内的所有这样的修改和变型。
[0024] 本公开涉及电子电路。特别地，本公开涉及具有输出信号的电子电路，该输出信号 具有比电子电路的输入信号更大的量值。在以下描述中，出于解释的目的，阐述了众多实例 和具体细节以便提供本公开的透彻理解。然而对本领域的技术人员而言，显然如由权利要 求限定的本公开可以单独或与下面描述的其他特征相组合来包括这些实例中的特征中的 一些或全部，并可以进一步包括本文中描述的特征和概念的修改和等价物。
[0025] 再次参考图1，可以示出先前描述途径的某些缺陷。为产生Doutn的逆变版本，不 仅必须添加输出缓冲器装置110和111，而且也需要添加另一正电平位移器112和负电平位 移器113。尽管该电路的添加不在标记Doutn的线路上有效生成Dout的相匹配版本，但整 体电路的尺寸并因此电路成本必须几乎加倍。进一步地，额外定相需要相逻辑109的尺寸 增加。
[0026] 下面公开可以不使用相逻辑并以较低成本实现与现有途径相似的功能性、功率性 能和速度的电平位移电路。该电路中的一些能够不使用相逻辑实现与参考图1描述的电路 相似的功能性。同样，该电路中的一些能够减少如参考图1描述的电路所需要的电平位移 器的数目。
[0027] 本文中公开的电平位移器中的一些利用锁存器，该锁存器基于它们的当前输出态 将输入信号的跃迁锁存并设定输出缓冲器装置的情况。在锁存器接收可以其他方式锁存的 输入信号的跃迁时或大约本文中时，清除信号发送到锁存器。清除信号影响电平位移器中 的所有锁存器的当前输出态，以使在它们的输出态是其中它们控制的缓冲器装置处于非导 态的输出态。这样，以其他方式信号的跃迁到导态的输出缓冲器装置从其信号的跃迁延迟， 而已在非导态的缓冲器装置不受影响。最终结果是清除脉冲防止其中在电平位移电压之间 耦合的两个输出缓冲器装置同时打开的情况。与参考图1描述的途径相反，因为脉冲无关 于两个输出缓冲器装置中的哪个信号的跃迁到导态自然阻碍适当信号的跃迁，所以清除脉 冲防止高电流消耗而不需要相逻辑。
[0028] 本文中公开的电平位移器中的一些能够将先前段落中描述的清除信号途径作为 使用相逻辑的替换物来应用，而同时保持装置功耗相同或较低量。这通过电气响应或逻辑 控制电路途径实现，该途径在利用清除信号脉冲时将电平位移器的组成部分置于低电流消 耗态。
[0029] 本文中公开的电平位移器中的一些能够产生电平位移信号的逆变和非逆变版本， 其具有如与参考图1描述的途径比较减小的面积。用来生成电平位移信号的非逆变版本 的电平位移器的差分输出用来产生逆变版本，而不是添加额外电平位移器。不需要相逻辑 的本文中描述的电平位移器不面对与差分输出相位不匹配关联的问题。由于不首先引入定 相，因此差分输出可以用来驱动生成电平位移信号的逆变版本的缓冲器输出装置。
[0030] 根据本发明的实施方案的电平位移器可参考图2描述。在图2中，电平位移器200 包括核心电路201、复位脉冲发生器202与两个输出缓冲器装置203和204。电平位移器200 在节点205接受输入信号，并将该信号电平位移从而在节点206产生输出信号。输出信号 在高供电电压207和低供电电压208之间变化，并且输入信号在高输入电压和低输入电压 之间变化。高供电电压和低供电电压之间的差不等于高输入电压和低输入电压之间的差。 尽管本文中描述实施方案的大多数涉及其中输出电压摆幅大于输入电压摆幅的情况，但本 发明的益处相等应用于减小输入信号量值的电平位移器。输出缓冲器装置203和204响应 于在控制节点209和210上接收的信号，分别创造从高和低供电电压到输出节点206的导 电路径。为在系统中省电，两个输出缓冲器装置不应同时置于导态。
[0031] 核心电路201具有可以置于其中的三个关键态。核心电路201可以置于其中输出 缓冲器装置203和204都处于非导态的复位态、其中输出缓冲器装置203处于导态但输出 缓冲器装置204处于非导态的高态，以及其中输出缓冲器装置204处于导态但输出缓冲器 装置203处于非导态的低态。当输入节点205上的信号在低输入电压和高输入电压之间信 号的跃迁时，核心电路201在高态和低态之间信号的跃迁。
[0032] 复位脉冲发生器202耦合到核心电路201，并每当输入节点205上的信号做出信号 的跃迁时生成复位脉冲。其中复位脉冲发生器202生成复位脉冲的时间经设定，以使在复 位脉冲迫使核心电路201进入其复位态前核心电路201不可在高态和低态之间切换。结果 迫使核心电路201在输入信号每个信号的跃迁期间暂时进入其复位态。例如，如果核心电 路201在其低态和其高态之间信号的跃迁，则输出缓冲器装置203准备接通并且输出缓冲 器装置204准备关断。如果故障或制造缺陷推动电路远离理想状态，则可能在该信号的跃 迁期间两个输出缓冲器装置203和204都同时处于导态。然而，在输入信号跃迁时核心电路 201置于其复位态的事实意味着在允许核心电路信号的跃迁到其中输出缓冲器装置导通的 状态前，两个装置都明确断开。
[0033] 输送到核心电路201的所需要复位脉冲可以用众多方式创造。例如，复位脉冲发 生器202可包括与逻辑门组合的连接到输入信号的延迟元件，该逻辑门比较导致的延迟输 入信号与输入信号自身。例如，如果逻辑门是异或门，则结果是从输入信号跃迁持续并在由 延迟元件提供的延迟结束终止的复位脉冲。此外，尽管图2显示其中复位脉冲发生器202 基于输入信号生成复位脉冲的配置，但使用与输入信号的跃迁同步的系统时钟生成复位脉 冲是可能的。只要复位紧接着输入信号跃迁来输送，就避免有害高供电到低供电电流状态。 在其中使用系统时钟生成复位脉冲的情况中，紧接着输入信号的跃迁输送复位脉冲，使得 其刚好在输入信号跃迁前输送可以是有益的。结果，复位脉冲不必须在核心电路在低态和 高态之间信号的跃迁前转到生效。在其中使用输入信号生成复位脉冲的情况中，减小生成 复位脉冲所需要的逻辑门延迟，因此复位脉冲可以在核心电路在低态和高态之间信号的跃 迁前影响核心电路可以是有益的。这可以通过为脉冲发生器202设计比电平位移器200中 的其他逻辑门更快且可能消耗更多电力的定制逻辑门来完成。
[0034] 输出缓冲器装置203和204可采取各种形式。例如，输出缓冲器装置203可以是 Ρ-FET，并且输出缓冲器装置204可以是n-FET。在该情况中，晶体管漏极耦合到输出节点 206，并且它们的源极连接到高供电电压207和低供电电压208。显然，因为可在输出缓冲器 装置和输出节点206之间具有逆变电路，例如绝缘晶体管或其他有源或无缘元件，所以术 语"耦合"本文中与术语"连接"并置使用。使用绝缘晶体管是最相关的，其中在高供电电 压和低供电电压之间的差是巨大的，以使如果需要跨单个晶体管的端子保持全电压，则该 单个晶体管可以损坏。输出缓冲器装置203和204也可以是双极结晶体管、光学装置、MEMS 开关，或可以响应于在第三端子的信号在两端子之间提供交替导电和非导电路径的任何其 他种类三端子装置。
[0035] 高供电电压和低供电电压可采取各种形式，并可具有到高输入电压和低输入电压 的各种关系。例如，高供电电压可以高于高输入电压，同时低供电电压可以低于低输入电 压。然而这些关系中的任一个可以独立存在。电平位移器可以因此在任一方向上是单端的， 或是双端的。作为具体实例，高供电电压可以是3. 3伏，高输入电压可以是1. 8伏，并且低 电压可以都是〇伏。作为另一具体实例，高供电电压可以是3. 5伏，低供电电压可以是-3. 5 伏，高输入电压可以是2. 5伏，并且低输入电压可以是0伏。
[0036] 核心电路201可采取各种形式。例如，核心电路201可包括其中不同输出状态确 定核心电路201输出状态的单差分锁存器电路。单差分锁存器可包括两个交叉耦合p-FET 负载装置和两个共源极n-FET装置，该交叉耦合p-FET负载装置具有用作锁存器输出节点 的交叉耦合节点栅极和漏极节点，该共源极n-FET装置具有限定到锁存器的输入的栅极端 子和分离地耦合到锁存器输出节点的漏极端子。锁存器的输出然后驱动输出缓冲器装置。 实现适当复位态取决于输出装置是否互补或相同。在其中输出缓冲器装置互补的情况下， 差分输出中的一个需要逆变。例如，在其中输出缓冲器装置203是p-FET并且输出缓冲器装 置204是n-FET的情况中，上述差分锁存器需要具有非逆变缓冲器，该非逆变缓冲器置于其 输出节点与用于该装置的FET中的一个的栅极之间，从而展现上述适当高和低态。重要地， 通过向前述共源极n-FET装置的栅极提供复位脉冲，以使锁存器的两个输出节点都响应于 复位脉冲下拉，在这些情况中的核心电路将置于复位态。
[0037] 用于核心电路201的另一潜在形式可包括两个锁存器。两个锁存器可包括在高供 电电压和接地电压之间耦合的第一锁存器，以及在接地电压和低供电电压之间耦合的第二 锁存器。用于第一锁存器的输出节点的电压域因此是接地到高供电电压，而用于第二锁存 器的输出节点的域是低供电电压到接地。这两个锁存器的每个的输出节点然后限定核心电 路的状态。与上述单锁存器实施中相同，实现适当复位态取决于输出装置是否互补或相同。 与上面实例一致，如果输出缓冲器装置203是p-FET，则关于第一锁存器的适当复位态在第 一锁存器的输出在高供电电压时实现，或在第一锁存器的输出在接地电压并在输送到控制 节点209前在第一锁存器电压域中逆变时实现。同样，如果输出缓冲器装置204是n-FET， 则关于第二锁存器的适当复位态在第二锁存器的输出在低供电电压时实现，或在第二锁存 器的输出在接地电压并在输送到控制节点210前在第二锁存器电压域中逆变时实现。
[0038] 根据本发明的实施方案的额外电平位移器可参考图3描述。图3显示具有两个差 分锁存器301和302与两组输出缓冲器装置303和304的电平位移器300。两个差分锁存 器可匹配按照其配置和复位态在上面描述的锁存器的特性。电平位移器300是优于其中 需要四个锁存器或子电平位移器，从而生成电平位移信号的相匹配逆变（Doutn)和非逆变 (Dout)版本的其他途径的改善。
[0039] 差分锁存器301和302每个具有在每组缓冲器装置303和304中驱动缓冲器输出 装置中的一个的输出。差分锁存器301经输出305驱动缓冲器输出装置303,并且经输出 306驱动缓冲器输出装置304。差分锁存器302经输出307驱动缓冲器输出装置303,并且 经输出308驱动缓冲器输出装置304。两个差分锁存器301和302的差分输出可以用来生 成输出信号的逆变版本Doutn的原因是相逻辑不用来产生原电平位移输出信号。由于复位 态现在对输入信号相位及其信号的跃迁方向不可知，因此锁存器的差分输出可以用来产生 输出信号的逆变版本。只要锁存器301和302经配置以使每个个别逆变器的两个输出复位 到相同值，差分输出就可以用来产生输出信号的逆变版本Doutn。
[0040] 用于差分锁存器301和302的控制信号使用逻辑309生成。逻辑309示作由锁存 器301和302共享的分离框，但每个框可具有其自己的分离逻辑框以执行逻辑309的功能。 从逻辑309到差分锁存器301和302的连接示作总线，以表示一般需要多个信号作为到差 分锁存器的输入的事实。差分锁存器301和到差分锁存器302的共用电路一般需要差分输 入。逻辑309可因此生成Din的逆变版本，并将Din及其逆变版本转到差分锁存器301和 到差分锁存器302。逻辑309也可接收复位信号，并将其用作Din及其逆变版本的超驰，以 使在复位信号为高时将Din及其逆变版本经过的电路线设定到共同值。例如，逻辑309可 在复位信号为高时将Din及其逆变版本都设定为接地。如果任一锁存器需要用于分离功能 性的信号，则逻辑309也可将复位信号转到差分锁存器301和302上作为分离信号。如下 描述，差分锁存器301和302可以需要沿分离信号线发送的复位信号，因此其可以用来在复 位信号为高时将锁存器置于低电流消耗态。
[0041] 与逻辑309组合的差分锁存器301和302可代替图2中的核心电路201使用。图 2示出具有单输出缓冲器，但其可以修改成包括都由源自核心电路201的输出控制的两个 输出缓冲器。本文中情况下，输出305-08从核心电路201提供四个输出。同样，图3示出 具有被产生的输出信号的逆变和非逆变版本，但输出线306和307可从图3移除。源自差 分锁存器301、差分锁存器302和逻辑309的剩余电路是用于与核心电路201线匹配的线 路，并且这样的配置根据本发明的实施方案。
[0042] 图4示出可与本发明的实施方案一起使用的差分锁存器400。差分锁存器400包 括正输出401，其可用来经逆变电路元件例如逆变器402驱动p-FET输出缓冲器装置的栅 极。差分锁存器400也包括具有共享源极连接与交叉耦合栅极和漏极连接的一对交叉耦合 p型FET403。交叉耦合连接分离地连接到正输出401和负输出404。锁存器400也包括具 有到接地电压的共享源极连接的一对η型FET405和406。n-FET在其栅极端子407和408 为差分锁存器接收输入信号。
[0043] 差分锁存器400可代替图3中的锁存器301使用。在该配置中，供电409是高供电 电压207,节点410接地，并且栅极端子407和408经两条分离电路线连接到逻辑305。差 分锁存器经缓冲器402和411形式的逆变电路元件驱动输出缓冲器303和304中的p-FET 输出缓冲器装置，该缓冲器402和411驱动输出412和413。输出421连接到输出305并且 输出413连接到输出306。
[0044] 现在将描述如代替图3中的锁存器301使用的差分锁存器400的操作。重要地， 复位脉冲使栅极端子407和408达到高态，这设定正和负输出401和404到接地电压410。 因为逆变器402和411由高供电电压409供电，所以这些输出然后驱动输出缓冲器303和 304中的p-FET的栅极到高供电电压。这样，复位脉冲导致差分锁存器400将其在输出缓冲 器中控制的两个装置都置于非导态。当复位脉冲不接合时，逻辑305将逆变形式的输入信 号转到栅极端子407,并将非逆变形式的输入信号转到栅极端子408。由于输入信号由此跨 n-FET405和406的栅极差分施加，因此差分锁存器400将输入信号锁存，以使其跨输出401 和404差分出现。例如，如果输入信号为高，则n-FET406达到导态并且n-FET405达到非导 态。然后，交叉耦合P-FET403锁存输出节点的状态，以使输出401驱动到接地并且输出404 驱动到高供电电压409。以相似形式，如果输入信号为低，其中输出401驱动到高供电电压 404并且输出404驱动到接地，则导致相反输出态。因此在复位脉冲不为高时，输入信号经 过差分锁存器400,并且如果输入信号为高，则接通输出缓冲器303中的p-FET并关断输出 缓冲器304中的p-FET，并且如果输入信号为低，则关断输出缓冲器303中的p-FET并接通 输出缓冲器304中的p-FET。
[0045] 耗尽型晶体管414用来限制由复位态中的差分锁存器400消耗的电力。由于 n-FET405和406栅极在复位态中都为高，因此交叉耦合P-FET403和n-FET都是导电的并能 从供电409吸收大量电流。然而，锁存器400包括用来限制在复位态中从高电压供电409 抽取的电流的耗尽型晶体管414。耗尽型晶体管具有低于0伏的阈值电压，并且它们因此在 其栅极到源极电压等于零时导电。因此，当差分锁存器400在其调节操作态时，耗尽型晶体 管414用作负载，但当锁存器置于其复位态时耗尽型晶体管414限制供电电流，并允许锁存 器崩溃。
[0046] 图5示出可根据本发明的实施方案使用的差分锁存器500。差分锁存器500包括 一对逆变器501和502,该对逆变器具有共享p型源极连接503和到低参考电压的共享η型 源极连接504。每个逆变器的输出连接到其他逆变器的输入。差分锁存器500也包括一对 n-FET505和506。晶体管505的漏极连接到逆变器501的输出和逆变器502的输入。晶体 管506的漏极连接到逆变器502的输出和逆变器501的输入。电流源507和508为锁存器 提供电流输入。
[0047] 差分锁存器500可代替图3中的锁存器302使用，以使供电509是图3中的接地 电压并且低参考电压504是低供电电压208。在该情况中，逆变器501和502的交叉耦合 输入输出节点形成分别用作锁存器302输出307和308的负输出510和正输出511。显著 地，特定差分锁存器500也可需要在图3中未示作连接的该图中的供电电压的输入。供电 用来向图5中的节点512供电。差分锁存器500也可需要复位的信号逆变并在独立信号线 上从逻辑309输送从而控制电流源513。
[0048] 当该锁存器代替锁存器302使用时，复位脉冲使n-FET502和506的栅极接地。该 特定电路设想脉冲从接地摆动到供电并因此需要变换以使得信号接地直到低供电电压域。 该变换由电流源513与负载晶体管514组合处理。当复位脉冲升高时，标记Resetn的节点 设定到接地。Resetn节点承载复位信号的逆变版本并耦合到逻辑309,如在先前段落中描 述。结果负载晶体管514充当负载并且标记Rn的节点从低供电电压504向上摆动到接地电 压509。如在图5中所见，Rn信号路由发送到晶体管505和506的栅极，这是复位脉冲怎样 最终使n-FET505和506的栅极接地。一旦这些栅极驱动到接地，则正和负输出511和510 拉动到低供电电压504。这些输出然后进而将输出缓冲器303和304中的n-FET的栅极驱 动到低供电电压。结果，复位脉冲将从电平位移器的输出节点到低供电电压的导电路径关 断。
[0049] 当复位脉冲不为高时，差分锁存器500的输出态由输入信号确定。输入信号经逻 辑309差分施加到锁存器，其中非逆变版本施加到节点515并且逆变版本施加到节点516。 信号到这些节点的施加然后经电流源507和508将输入信号施加到锁存器的核心，这将锁 存器的正或负输出设定到低供电电压504,取决于输入信号是否在低输入电压或高输入电 压。例如，如果正输入设定到低输入电压并且负输入设定到高输入电压，则电流流过电流源 507,而无电流流过电流源508。进而输出节点511充电，导致交叉耦合逆变器501和502将 输出节点511锁存到接地，而输出节点510拉动到低供电电压。
[0050] 晶体管517用来在差分锁存器500设定在其复位态时限制由其消耗的电流。因为 差分锁存器400和500都具有在复位态中浪费显著量电力的导电路径，所以差分锁存器400 相似于差分锁存器500。限流因此为与差分锁存器400中相同的原因在差分锁存器500中 需要。与差分锁存器400相反，由晶体管517提供的限流通过逻辑而不是通过电气响应电 路生成。注意在图5中信号Rn路由发送到晶体管517的栅极。因此复位脉冲以与其驱动 装置505和506栅极相同的方式驱动晶体管517的栅极。然而，由于晶体管517是p-FET， 因此相同复位脉冲运作以关断晶体管517并因此防止由逆变器501和502中的p-FET与 n-FET505和506提供的导电路径浪费电流。
[0051] 复位态中的限流可通过各种技术完成。例如，应用于在差分锁存器400中限流的 技术类型可应用于差分锁存器500,反之亦然。差分锁存器500使用基于逻辑的技术，但其 可代替地使用电气响应电路。差分锁存器400使用电气响应电路以限流，但其可使用逻辑 电路例如，图4中的耗尽型晶体管414可用标准增强型n-FET晶体管替代，该n-FET晶体管 可由与施加到图5中的晶体管517的信号相似的信号控制。另外，其他方法和结构可以代 替耗尽型晶体管应用。电阻器或标准增强型晶体管可代替晶体管414和517使用从而限制 电流，尽管这些途径可能展现较高电流消耗或相同水平电流消耗的较低速度。
[0052] 图6a示出可代替图2中的脉冲发生器202使用的电路600。电路600包括可引入 方法相关延迟的延迟元件601，或其可基于已施加时钟信号生成延迟。电路600也包括接收 输入信号Din与输入信号的延迟版本的异或门602。异或门602生成电路需要的Reset脉 冲。脉冲长度等于由延迟元件601引起的延迟的持续时间。电路600也包括用于生成复位 信号的逆变版本Resetn的逆变器603。
[0053] 图6b示出可代替图3中的逻辑309的电路605。电路605包括两个非AND (NAND) 栅极606和607。NAND栅极605接收Reset和输入信号Din并生成输出信号。图6b注释 为其逻辑309向图4和5中的示出的差分锁存器提供信号。在这些实施方案中，NAND606的 输出信号可以如表示连接到节点407和515。NAND栅极607接收Resetn信号和NAND栅极 606的输出，并生成可以在相同实施方案中（如示出）连接到节点408和516的输出。
[0054] 图7示出根据本发明的实施方案的用于将输入信号700电平位移的方法700。在 步骤701中，使用第一缓冲器输出装置和第二缓冲器输出装置在第一电压和第二电压之间 驱动输出节点。第一和第二缓冲器输出装置分别提供从第一和第二电压到输出节点的可开 关导电或非导电路径。缓冲器输出装置可以是n-FET和p-FET。在步骤702中接收输入信 号的跃迁。该信号的跃迁在第三和第四电压之间。第一电压的量值大于第三电压的量值以 使输出信号是输入信号的电平位移版本。输入信号f禹合到锁存器输入。锁存器可以在上面 图2中处于核心电路201中，并且输入信号的跃迁可以在输入203接收。在步骤703中，使 用清除锁存器状态的清除脉冲防止输入信号的跃迁暂时锁存。由于锁存器状态贯穿清除脉 冲的持续时间被清除，因此输入信号不可在该时期锁存。在步骤704中，输入信号锁存，以 使输入信号设定锁存器输出状态。例如，如果输入信号为高电压则锁存器输出态为高，但如 果输入信号为低电压则导致的锁存器输出态也为低。在步骤705中，缓冲器输出装置中的 一个的控制节点根据锁存器输出态驱动。缓冲器输出装置的控制节点确定装置是否导电。 同样，已锁存输入信号设定锁存器的输出态并最终确定缓冲器输出装置是否导电。
[0055] 在本发明的具体实施方案中，锁存器清除态将第一和第二缓冲器输出装置都设定 在非导态。因此在步骤703期间两个缓冲器输出装置都断开，并且输出节点从第一和第二 电压绝缘。然后当输入信号锁存时，锁存器输出态迫使输出缓冲器装置中的一个提供导电 路径，并且另一个提供非导电路径。由于清除脉冲紧接着输入信号跃迁来输送，因此提供导 电路径的输出缓冲器装置在输入信号跃迁前已提供非导电路径。在本发明的其他实施方案 中，使用两个锁存器，并且需要两个锁存器的清除态以将第一和第二缓冲器输出装置都设 定在非导态。输入信号仍最终控制哪个输出缓冲器装置提供导电路径，但其现在必须通过 使用两个不同锁存器来控制。
[0056] 图8示出根据本发明的用于将输入信号电平位移的方法800。该方法含有上面参 考图7描述的步骤中的若干。然而该方法也包括使用第二锁存器锁存输入，由此设定第二 锁存器输出态的步骤801。该方法也包括根据第二锁存器输出态驱动第二缓冲器输出装置 的控制节点的步骤802。因为步骤801和802与方法700中的其对应步骤可相互同时实行， 而不是因为在一组步骤之间的流程中具有选择或其他原因，所以这些步骤并置。在该方法 中，第一电压的量值大于第三电压的量值并且第二电压的量值大于第四电压的量值，以使 输出信号是输入信号的双边电平位移版本。
[0057] 清除脉冲可使用系统时钟信号生成，或其可以使用与组合逻辑组合的延迟元件生 成。图9示出用于使用时钟生成清除脉冲的方法900。在步骤901中，清除脉冲使用时钟生 成。在步骤902中，清除脉冲输送到锁存器。在步骤902后，该方法可进展到图7中的步骤 702,以使清除脉冲在接收输入信号的跃迁之前输送。由于清除脉冲不从输入信号生成，因 此其可独立于输入信号的定时输送。
[0058] 图10示出用于使用延迟元件从输入信号生成清除脉冲的方法1000。在步骤1001 中，清除脉冲使用延迟元件从输入信号跃迁生成。步骤1001 -般接续其中接收输入信号跃 迁的步骤702。然而如果输入信号跃迁在由电平位移器剩余部分接收前由延迟元件接收， 则步骤1001可能先于步骤702。例如，延迟元件可添加到电平位移器以确保清除脉冲已在 形成的方法中，或在接收输入信号跃迁时已输送到电平位移器。在方法900或1000中，清 除脉冲也可与输入信号跃迁同时输送，或在输入信号跃迁后足够快地输送，以便不允许锁 存器达到不稳定状态，或锁存输入信号并将输出缓冲器中的一个的状态从非导态更改成导 态。
[0059] 尽管已经参考本发明的具体实施方案详细描述了本说明书，但应认识到本领域的 技术人员，紧接着获得对上述内容的理解，可以容易地构想这些实施方案的更改、变型和等 价物。在不背离在附加权利要求中更特定阐述的本发明的精神和范围的情况下，本领域的 技术人员可做出对本发明的这些和其他修改和变型。
[0060] 尽管已经主要参考其具体实施方案对本发明的实施方案进行了讨论，但其他变型 是可能的。所描述的系统的各种配置可代替本文中提出的配置或除了本文中提出的配置之 外使用。本领域的技术人员认识到前面描述仅作为实例并且不旨在限制本发明。例如，本 文中描述的技术和途径将与电子电路、光学电路或从修改信号振幅的能力受益的任何其他 电路类型一起同样良好工作。此外，由于任何其他种类电路技术可与本文中描述的本发明 概念组合采用，因此本公开中任何内容都不应表示本发明仅限于包括场效应晶体管的系统 和方法。一般地，提出的任何图示仅旨在表示一个可能配置，并且许多变型是可能的。本领 域的技术人员也认识到符合本发明的方法和系统适合于在包含涉及更改信号量值的任何 应用的宽范围应用中使用。
[0061] 上面实例和实施方案不应仅视为实施方案，而是被提出以说明如由以下权利要求 限定的本公开的灵活性和优点。基于上面公开和以下权利要求，其他布置、实施方案、实施 和等价物对本领域的技术人员而言是显而易见的，并可在不背离如由权利要求限定的本公 开的精神和范围的情况下采用。
【权利要求】
1. 一种用于将输入信号电平位移的装置，包括： 输出缓冲器，所述输出缓冲器具有输出节点、耦合到高参考电压的P型场效应晶体管 和耦合到低参考电压的η型场效应晶体管； 第一锁存器，所述第一锁存器具有第一锁存器输出，所述第一锁存器输出经逆变电路 元件驱动所述Ρ型场效应晶体管的栅极； 第二锁存器，所述第二锁存器具有第二锁存器输出，所述第二锁存器输出经非逆变电 路元件驱动所述η型场效应晶体管的栅极；以及 复位信号脉冲发生器，所述复位信号脉冲发生器接收所述输入信号并响应于以下生成 复位信号脉冲：（1)从高输入电压到低输入电压的所述输入信号的跃迁，以及（2)从所述低 输入电压到所述高输入电压的所述输入信号的跃迁； 其中所述第一和所述第二锁存器都由所述复位信号脉冲置于复位态。
2. 根据权利要求1所述的装置，其中： 所述高参考电压高于所述高输入电压； 所述低参考电压低于所述低输入电压； 所述第一锁存器输出在置于所述复位态时设定到接地电压；以及 所述第二锁存器输出在置于所述复位态时设定到所述低参考电压。
3. 根据权利要求1所述的装置，进一步包括： 第二输出缓冲器，所述第二输出缓冲器具有逆变输出节点、耦合到所述高参考电压的 第二Ρ型场效应晶体管和耦合到所述低参考电压的第二η型场效应晶体管； 其中： 所述第一锁存器的差分输出经第二逆变电路驱动所述第二Ρ型场效应晶体管的栅极； 以及 所述第二锁存器的差分输出驱动所述第二η型场效应晶体管的栅极。
4. 根据权利要求3所述的装置，所述第一锁存器包括： 一对Ρ型场效应晶体管，所述对Ρ型场效应晶体管具有：（1)共享源极连接和（2)交叉 耦合栅极和漏极连接，所述交叉耦合连接分离地连接到正第一锁存器输出和负第二锁存器 输出；以及 一对η型场效应晶体管，所述对η型场效应晶体管具有到所述接地电压的共享源极连 接； 其中： 所述正第一锁存器输出是所述第一锁存器输出；以及 所述负第一锁存器输出是所述第一锁存器的所述差分输出。
5. 根据权利要求4所述的装置，所述第一锁存器进一步包括： 耗尽型晶体管，所述耗尽型晶体管具有到所述高参考电压的漏极连接、到所述对Ρ型 场效应晶体管的所述共享源极连接的栅极连接，与到所述对Ρ型场效应晶体管的所述共享 源极连接的漏极连接； 其中所述复位信号脉冲驱动所述对η型场效应晶体管中的两个η型场效应晶体管的栅 极到所述接地电压。
6. 根据权利要求3所述的装置，所述第二锁存器包括： 一对逆变器，所述对逆变器具有共享P型源极连接、共享η型源极连接与一对交叉耦合 输入和输出节点； 一对η型场效应晶体管，所述对η型场效应晶体管具有到所述低参考电压的共享源极 连接，所述对η型场效应晶体管中的每个η型场效应晶体管分离地连接到所述对交叉耦合 输入和输出节点中的所述交叉耦合输入和输出节点中的一个； 其中所述对交叉耦合输入和输出节点中的所述交叉耦合输入和输出节点中的一个是 所述第二锁存器输出。
7. 根据权利要求6所述的装置，所述第二锁存器进一步包括： Ρ型场效应晶体管，所述Ρ型场效应晶体管具有到所述接地电压的源极连接、栅极节点 和到所述对逆变器的所述共享Ρ型源极连接的漏极连接； 其中所述复位信号脉冲驱动所述栅极节点到所述接地电压，并驱动所述对η型场效应 晶体管中的两个η型场效应晶体管的栅极到所述低参考电压。
8. 根据权利要求7所述的装置，其中在没有所述复位信号脉冲的情况下所述栅极节点 驱动到所述低参考电压。
9. 一种方法，包括： 使用第一缓冲器输出装置和第二缓冲器输出装置，在第一电压和第二电压之间驱动输 出节点； 接收输入信号的跃迁，所述跃迁在位于第三电压的旧状态和位于第四电压的新状态之 间； 使用清除锁存器状态的清除脉冲暂时阻碍所述新状态锁存； 使用所述锁存器锁存所述输入信号，所述输入信号设定所述锁存器的输出态；以及 根据所述锁存器的所述输出态驱动所述第一缓冲器输出装置的控制节点； 其中所述第一电压的量值大于所述第三电压的量值。
10. 根据权利要求9所述的方法，进一步包括： 使用第二锁存器锁存所述输入信号，所述输入信号设定所述第二锁存器的输出态；以 及 根据所述第二锁存器的输出态驱动所述第二缓冲器输出装置的控制节点； 其中： 所述第二电压的量值大于所述第四电压的量值；以及 所述清除脉冲清除所述第二锁存器的状态。
11. 根据权利要求10所述的方法，其中： 所述第一缓冲器输出装置是Ρ型场效应晶体管；以及 所述第二缓冲器输出装置是η型场效应晶体管。
12. 根据权利要求9所述的方法，进一步包括： 使用时钟信号生成所述清除脉冲；以及 在接收所述输入信号的所述跃迁之前输送所述清除脉冲到所述锁存器。
13. 根据权利要求9所述的方法，进一步包括使用延迟元件从所述输入信号的所述跃 迁生成所述清除脉冲。
14. 一种用于提高输入信号量值的设备，包括： 第一输出缓冲器装置，所述第一输出缓冲器装置连接到高供电电压并耦合到输出节 占. 第二输出缓冲器装置，所述第二输出缓冲器装置连接到低供电电压并耦合到所述输出 节点； 核心电路，所述核心电路具有复位态、高态和低态；以及 复位脉冲发生器，所述复位脉冲发生器耦合到所述核心电路； 其中： 所述核心电路：（1)在处于所述复位态时将所述第一和第二输出缓冲器装置置于非导 态；（2)在处于所述高态时将所述第一输出缓冲器装置置于导态，并将所述第二输出缓冲 器装置置于非导态；以及（3)在处于所述低态时将所述第一输出缓冲器装置置于非导态， 并将所述第二输出缓冲器置于导态； 所述复位脉冲发生器紧接着在低输入电压和高输入电压之间所述输入信号的跃迁将 所述核心电路置于所述复位态；以及 所述高输入电压和所述低输入电压之间的差小于所述高供电电压和所述低供电电压 之间的差。
15. 根据权利要求14所述的设备，所述复位脉冲发生器包括： 延迟元件，所述延迟元件连接到所述输入信号，所述延迟元件产生延迟输入信号； 其中： 所述复位脉冲发生器从所述延迟输入信号生成复位脉冲；以及 所述复位脉冲比所述核心电路可响应所述输入信号的跃迁更快地将所述核心电路置 于所述复位态。
16. 根据权利要求14所述的设备，其中： 所述第一缓冲器输出装置是P型场效应晶体管，所述P型场效应晶体管源极连接到所 述高供电电压，并在P型栅极节点栅极连接到所述核心电路；以及 所述第二缓冲器输出装置是η型场效应晶体管，所述η型场效应晶体管源极连接到所 述低供电电压，并在η型栅极节点栅极连接到所述核心电路。
17. 根据权利要求16所述的设备，其中： 所述低供电电压低于所述低输入电压；以及 所述高供电电压高于所述高输入电压。
18. 根据权利要求17所述的设备，所述核心电路包括： 第一锁存器，所述第一锁存器具有第一锁存器输出，并在所述高供电电压和接地电压 之间耦合；以及 第二锁存器，所述第二锁存器具有第二锁存器输出，并在所述接地电压和所述低供电 电压之间耦合； 其中： 当所述核心电路处于所述复位态时，所述第一锁存器输出朝向所述高供电电压驱动所 述Ρ型栅极节点；以及 当所述核心电路处于所述复位态时，所述第二锁存器输出朝向所述低供电电压驱动所 述η型栅极节点。
19. 根据权利要求18所述的设备，进一步包括： 第三缓冲器输出装置，所述第三缓冲器输出装置连接到高供电电压节点并耦合到逆变 输出节点； 第四输出缓冲器装置，所述第四输出缓冲器装置连接到低供电电压节点并耦合到所述 逆变输出节点； 用于第一锁存器的第三锁存器输出，所述第三锁存器输出和所述第一锁存器输出是用 于所述第一锁存器的差分输出；以及 用于所述第二锁存器的第四锁存器输出，所述第四锁存器输出和所述第二锁存器输出 是用于所述第二锁存器的差分输出； 其中： 当所述核心电路处于所述复位态时，所述第三锁存器输出将所述第三缓冲器输出装置 置于非导态；以及 当所述核心电路处于所述复位态时，所述第四锁存器输出将所述第四缓冲器输出装置 置于非导态。
20. 根据权利要求19所述的设备，其中： 所述P型场效应晶体管漏极连接到第一绝缘晶体管； 所述η型场效应晶体管漏极连接到第二绝缘晶体管；以及 所述第一和所述第二绝缘晶体管连接到所述输出节点。
【文档编号】H03K19/0185GK104218940SQ201410233883
【公开日】2014年12月17日 申请日期:2014年5月29日 优先权日:2013年5月29日
【发明者】P.卢 申请人:斯兰纳半导体美国股份有限公司