调制驱动输出级电路的制作方法
【专利摘要】本实用新型提供了一种调制驱动输出级电路，包括开关控制电路部分和电流产生电路部分。调制驱动输出级电路接收一对差分输入电压并且输出一对差分输出电流。本实用新型提供的调制驱动输出级电路能够增大驱动器的电压裕度。
【专利说明】调制驱动输出级电路
【技术领域】
[0001]本实用新型涉及一种调制驱动电路，尤其涉及一种应用于激光驱动器中的调制驱动输出级电路。
【背景技术】
[0002]随着科技的进步，光纤通讯已经进入了有线通信的各个领域，成为通信发展的主流。要实现光纤网络通信，首先要解决的问题就是如何将信号加载到光纤通道上，即需要进行光调制。
[0003]最简单、应用最广的调制策略是开关键控(00K，on-off keying)调制，即根据输入数据是逻辑“I”或逻辑“O”来相应的打开或关断光束。OOK调制信号有两种实现方式，SP外部调制和直接调制。外部调制是使用外部调制器改变激光器输出的稳定光功率来实现调制，整个系统结构复杂，成本高昂，不利于集成和小型化。直接调制则是通过信息流直接控制半导体激光器的驱动电流，从而获得输出功率的变化来实现调制，这种调制方式简单，能保证有良好的线性工作范围和带宽，因此在光纤通信系统中得到了广泛的应用。
[0004]传统的调制驱动输出级电路11如图1中所示,包括三个晶体管Mn、M12、M13。晶体管M13的漏极连接于晶体管M11与晶体管M12的源极，晶体管M13的源极接地，晶体管M13的栅极输入偏置电压\^。 晶体管M11的漏极连接于半导体激光器LD的输出端，半导体激光器LD的输入端连接于电源电压VDD。晶体管M12的漏极通过电阻连接于电源电压VDD。晶体管M11与晶体管M12的栅极接收一对差分输入电压(VIP、Vin),晶体管M11与晶体管M12的漏极输出一对差分输出电流以驱动半导体激光器LD。当电源电压VDD较低时，驱动器的裕度可能不足以保证晶体管Mn、M12的快速切换。另外，在传输数据时，当Vip从高电平跳变到低电平时，由于沟道电荷注入效应和和时钟馈通效应，晶体管M11的寄生电容CemXam会通过漏端向半导体激光器LD注入负电荷，从而使半导体激光器LD驱动电流的下降时间增大；当输入电压的同相端Vip从低电平跳变到高电平时，由于时钟馈通效应，晶体管M11的寄生电容Cgdu> Cgsu会通过漏端和源端向通路中注入正电荷，从而使半导体激光器驱动电流的上升时间增大。
[0005]因此，本领域的技术人员致力于开发一种调制驱动输出级电路，以解决传统技术中的缺陷。
实用新型内容
[0006]有鉴于现有技术的上述缺陷，本实用新型所要解决的技术问题是提供一种调制驱动输出级电路，能够增大驱动器的电压裕度，并且能够避免驱动电流的开启延迟。
[0007]为实现上述目的，本实用新型提供了一种调制驱动输出级电路，包括开关控制电路部分和电流产生电路部分。调制驱动输出级电路接收一对差分输入电压，输出一对差分输出电流。电流产生电路部分包括第一晶体管、第二晶体管、第一基准电流源和第二基准电流源。开关控制电路部分包括第三晶体管、第四晶体管、第一反相器和第二反相器。第一晶体管的漏极通过第一基准电流源连接电源电压。第二晶体管的漏极通过第二基准电流源连接电源电压。第三晶体管和第四晶体管的源极分别接地，第三晶体管的漏极连接于第一晶体管的源极，第四晶体管的漏极连接于第二晶体管的源极。一对差分输入电压中的第一差分电压通过第一反相器输入到第三晶体管的栅极，一对差分输入电压中的第二差分电压通过第二反相器输入到第四晶体管的栅极。第二晶体管的漏极输出一对差分输出电流中的第一差分电流，第一晶体管的漏极输出一对差分输出电流中的第二差分电流。开关控制电路部分还包括第五晶体管、第六晶体管、第三反相器和第四反相器。第三反相器的输入端连接于第一反相器的输出端，第三反相器的输出端连接于第五晶体管的栅极。第四反相器的输入端连接于第二反相器的输出端，第四反相器的输出端连接于第六晶体管的栅极。电流产生电路部分还包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第三基准电流源和第四基准电流源。第七晶体管的栅极连接于第三反相器的输出端，第七晶体管的漏极连接于第一晶体管的源极，第七晶体管的源极通过第三基准电流源接地。第八晶体管的栅极连接于第四反相器的输出端，第八晶体管的漏极连接于第二晶体管的源极，第八晶体管的源极通过第四基准电流源接地。第九晶体管的源极连接于第七晶体管的源极，第九晶体管的漏极连接于电源电压。第十晶体管的源极连接于第八晶体管的源极，第十晶体管的漏极连接于电源电压。第一晶体管、第二晶体管、第三晶体管和第四晶体管均为NMOS场效应管，第五晶体管与第六晶体管均为PMOS场效应管。
[0008]在本实用新型的较佳实施方式中，第七晶体管、第八晶体管、第九晶体管和第十晶体管均为NMOS场效应管。
[0009]在本实用新型的较佳实施方式中，第一差分电流的电流值1t=Id2-1kef2，其中Id2为第二晶体管的漏极电流，Ikef2为第二基准电流源的输出电流；第二差分电流的电流值Iw=Im-1kefi，其中Im为第一晶体管的漏极电流，Ieefi为第一基准电流源的输出电流。
[0010]本实用新型提供的调制驱动输出级电路，第三晶体管与第四晶体管的源极直接接地，以减小晶体管上消耗的电压余度，从而增大了驱动器的电压裕度。另外，电流产生电路部分的设计，使得不管第一差分电流、第二差分电流是否有电流输出，与其对应的两个晶体管始终保持在打开状态，从而避免了开启延迟。
[0011]以下将结合附图对本实用新型的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本实用新型的目的、特征和效果。
【专利附图】
【附图说明】
[0012]图1所示为传统的调制驱动输出级电路；
[0013]图2所示为本实用新型的一个较佳实施例的调制驱动输出级电路。
【具体实施方式】
[0014]如图2所示为本实用新型的一个较佳实施例的调制驱动输出级电路，其为左右两边对称的电路。调制驱动输出级电路包括开关控制电路部分22和电流产生电路部分21。开关控制电路部分22接收差分输入电压(VIP、Vin),其中差分输入电压包括第一差分电压Vip和第二差分电压VIN。电流产生电路部分21连接于开关控制电路部分22，且在开关控制电路部分22的控制下输出差分输出电流(lop、ΙοΝ)，其中差分输入电压包括第一差分电流1p和第二差分电流IQN。
[0015]在本实用新型的实施例中，电流产生电路部分21包括第一晶体管M1、第二晶体管M2、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管Mltl、第一基准电流源Ikef1、第二基准电流源Ikef2、第三基准电流源I.及第四基准电流源Ikef4。开关控制电路部分22包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第一反相器INV1、第二反相器INV2、第三反相器INV3及第四反相器INV4。其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第七晶体管M7、第八晶体管M8、第九晶体管M9及第十晶体管Mltl均为NMOS场效应管；第五晶体管M5与第六晶体管M6均为PMOS场效应管。然，本实用新型并不限于此。
[0016]在本实用新型的实施例中，第三晶体管晶％和第四晶体管M4的源极分别接地。第三晶体管M3的漏极连接于第一晶体管M1的源极，第四晶体管M4的漏极连接于第二晶体管M2的源极。第三晶体管M3的栅极连接于第一反相器INV1的输出端，第一差分电压Vip通过第一反相器INV1输入到第三晶体管M3的栅极。第四晶体管M4的栅极连接于第二反相器INV2的输出端，第二差分电压Vip通过第一反相器INV1输入到第三晶体管M3的栅极。第三反相器INV3的输入端连接于第一反相器INV1的输出端,第三反相器INV3的输出端连接于第五晶体管M5的栅极与第七晶体管M7的栅极。第五晶体管M5的源极和漏极分别连接于第三晶体管M3的漏极。第四反相器INV4的输入端连接于第二反相器INV2的输出端，第四反相器INV3的输出端第六晶体管M6的栅极与第八晶体管M8的栅极。第六晶体管M6的源极和漏极分别连接于第四晶体管M4的漏极。第七晶体管M7的漏极连接于第一晶体管M1的源极，第七晶体管M7的源极通过第三基准电流源Ikef3接地。第八晶体管M8的漏极连接于第二晶体管札的源极，第八晶体管M8的源极通过第四基准电流源Ikef4接地。第九晶体管M9的源极连接于第七晶体管(M7)的源极，第九晶体管M9的漏极连接于电源电压VDD，第九晶体管M9的栅极接收偏置电压VBN。第十晶体管Mltl的源极连接于第八晶体管M8的源极，第十晶体管M10的漏极连接于电源电压VDD，第十晶体管Mltl的栅极接收偏置电压VBN。第一晶体管M1的漏极通过第一基准电流源Ikefi连接电源电压VDD，第一晶体管M1的漏极输出第二差分电流IQN。第二晶体管M2的漏极通过第二基准电流源Ikef2连接电源电压VDD，第二晶体管M2的漏极输出一对差分输出电流中的第一差分电流I()P。
[0017]在本实用新型的实施例中，当传输数据逻辑“O”时，第一差分电压Vip为低电平，第二差分电压Vin为高电平。第一差分电压Vip的电压经过第一反相器INV1的作用后由低电平变为高电平，即第三晶体管M3的栅极电压为高电平，第三晶体管M3打开；第一差分电压Vip经过第一反相器INV1与第三反相器INV3的作用后仍为低电平，即第七晶体管M7的栅极电压为低电平，第七晶体管M7关闭。第二差分电压Vin经过第二反相器INV2的作用后由高电平变为低电平，即第四晶体管仏的栅极电压为低电平，第四晶体管M4关闭；第二差分电压Vin经过第二反相器INV2与第四反相器INV4的作用后仍为高电平，即第八晶体管M8的栅极电压为高电平，第八晶体管M8打开。因此，第一差分电流没有电流输出；然而，由第二基准电流源Ikef2、第二晶体管M2、第八晶体管M8、第四基准电流源Ikef4组成的通路使第二晶体管M2仍然保持在打开状态。第二差分电流I?有电流输出。由于实际中的第一基准电流源Irefi远小于第二差分电流IQN，因而第二差分电流Iqn输出的电流值为Iqn=Id1-1refi ^ ID1，其中Idi为第一晶体管M1的漏极电流。此时，第五晶体管M5的沟道中聚集正电荷，第六晶体管M6的沟道中聚集负电荷。
[0018] 同理，当传输数据逻辑“I”时，输入电压的第一差分电压Vip为高电平，第二差分电压Vin为低电平。此时，第四晶体管M4与第七晶体管M7打开，第三晶体管M3与第八晶体管M8关闭。第二差分电流I?没有电流输出，然而，由第一基准电流源Ikef1、第一晶体管M1、第七晶体管M7、第三基准电流Ikef3组成的通路使晶体管M1仍然保持在打开状态。第一差分电流Itff有电流输出，且第一差分电流Iw输出的电流值为Iw=Id2-1kef2 ^ Id2 (基准电流源Ikef2远小于第一差分电流Ιορ)，其中Id2为第二晶体管M2的漏极电流。此时，第六晶体管M6的沟道中聚集正电荷，第五晶体管M5的沟道中聚集负电荷。
[0019]在传输数据由逻辑“O”跳变到逻辑“ I ”的过程中，以第二差分电压Vin为例，第四晶体管M4的栅极电压由低电平跳变到高电平(第四晶体管M4由关闭变为打开)，第六晶体管M6的栅极电压由高电平跳变到低电平，传输数据逻辑“O”时第六晶体管M6沟道中聚集的负电荷被第四晶体管M4吸收，从而加快了第四晶体管M4的打开速度，减小了差分输出电流的上升时间。同理，在传输数据由逻辑“I”跳变到逻辑“O”的过程中，第四晶体管M4的栅极电压由高电平跳变到低电平(第四晶体管M4由打开变为关闭)，第六晶体管M6的栅极电压由低电平跳变到高电平，第四晶体管M4沟道中的负电荷被第六晶体管M6聚集的正电荷吸收，从而加快了第四晶体管仏的关闭速度，减小了差分输出电流的下降时间。由上可知，第五晶体管Μ5与第六晶体管M6在电路中相当于“虚拟”开关，只需适当的选取第五晶体管M5、第六晶体管M6的种类与尺寸以使其与第三晶体管M3、第四晶体管M4相匹配，就能减弱沟道电荷注入效应的影响，抑制时钟馈通效应。
[0020]于另一方面，当第三晶体管M3或第四晶体管M4打开时，其等效电阻的计算公式为R=I/^nCra(Ves4-VTH4)W4/L4]，其中，un为电子迁移率，Cox为单位面积的栅氧化层电容，Vgs4为第四晶体管M4栅极与源极之间的电压，Vth4为第四晶体管M4的过驱动电压，W4为第四晶体管M4的栅宽，L4为第四晶体管M4的栅长。由于第三晶体管M3与第四晶体管M4的源极直接接地，较图1所示的传统的调制驱动输出级电路相比具有V㈣，4>VGS11,12，因此，其等效电阻R0N3, 4<R0N11, 12°即，当差分输出电流大小相同时，消耗在第三晶体管M3与第四晶体管M4上的电压余度比消耗在晶体管Mn、M12上的电压余度小，从而增大了电压裕度。
[0021]综上所述，本实用新型提供的调制驱动输出级电路，第三晶体管M3与第四晶体管M4的源极直接接地，以减小晶体管上消耗的电压余度，从而增大了驱动器的电压裕度，即使在电源电压VDD较低时，也能保证晶体管的快速切换；增加了第五晶体管M5与第六晶体管M6，减弱了沟道电荷注入效应的影响，并且抑制了时钟馈通效应。另外，电流产生电路部分的设计，使得不管第一差分电流I,第二差分电流I?是否有驱动电流输出，与其对应的第一晶体管M1、第二晶体管M2始终保持在打开状态，从而避免了开启延迟。
[0022]以上详细描述了本实用新型的较佳具体实施例。应当理解，本领域的普通技术无需创造性劳动就可以根据本实用新型的构思作出诸多修改和变化。因此，凡本【技术领域】中技术人员依本实用新型的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。以上详细描述了本实用新型的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本实用新型的构思作出诸多修改和变化。因此，凡本【技术领域】中技术人员依本实用新型的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。
【权利要求】
1.一种调制驱动输出级电路，包括开关控制电路部分(21)和电流产生电路部分(22)，其特征在于，所述调制驱动输出级电路用于接收一对差分输入电压(VIP、Vin)并输出一对差分输出电流(Itff、I?);所述电流产生电路部分(21)包括第一晶体管(M1)、第二晶体管(M2)、第一基准电流源(Ieefi )和第二基准电流源(Ikef2 )，所述开关控制电路部分(21)包括第三晶体管(M3)、第四晶体管(M4)、第一反相器(INV1)和第二反相器(INV2);所述第一晶体管(M1)的漏极通过所述第一基准电流源(I.)连接电源电压(VDD)，所述第二晶体管(M2)的漏极通过所述第二基准电流源(Ikef2)连接电源电压(VDD);所述第三晶体管(M3)和所述第四晶体管(M4)的源极分别接地，所述第三晶体管(M3)的漏极连接于所述第一晶体管(M1)的源极，所述第四晶体管(M4)的漏极连接于所述第二晶体管(M2)的源极；所述一对差分输入电压中的第一差分电压(Vip)通过所述第一反相器(INV1)输入到所述第三晶体管(M3)的栅极，所述一对差分输入电压中的第二差分电压(Vin)通过第二反相器(INV2)输入到所述第四晶体管(M4)的栅极；所述第二晶体管(M2)的漏极输出所述一对差分输出电流中的第一差分电流(1p),所述第一晶体管(M1)的漏极输出所述一对差分输出电流中的第二差分电流(I?);所述开关控制电路部分(22)还包括第五晶体管(M5)、第六晶体管(M6)、第三反相器(INV3)和第四反相器(INV4),所述第三反相器(INV3)的输入端连接于所述第一反相器(INV1)的输出端，所述第三反相器(INV3)的输出端连接于所述第五晶体管(M5)的栅极，所述第四反相器(INV4)的输入端连接于所述第二反相器(INV2)的输出端，所述第四反相器(INV4)的输出端连接于所述第六晶体管(M6)的栅极；所述电流产生电路部分(22)还包括第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第三基准电流源(I.)和第四基准电流源(Ikef4);所述第七晶体管(M7)的栅极连接于所述第三反相器(INV3)的输出端，所述第七晶体管(M7)的漏极连接于所述第一晶体管(M1)的源极，所述第七晶体管(M7)的源极通过所述第三基准电流源(Ikef3)接地；所述第八晶体管(M8)的栅极连接于所述第四反相器(INV4)的输出端，所述第八晶体管(M8)的漏极连接于所述第二晶体管(M1)的源极，所述第八晶体管(M8)的源极通过所述第四基准电流源(Ikef4)接地；所述第九晶体管(M9)的源极连接于所述第七晶体管(M7)的源极，所述第九晶体管(M9)的漏极连接于电源电压(VDD);所述第十晶体管(Mltl)的源极连接于所述第八晶体管(M8)的源极，所述第十晶体管(Mltl)的漏极连接于电源电压(VDD);所述第一晶体管(M1X所述第二晶体管(M2)、所述第三晶体管(M3)和所述第四晶体管(M4)均为NMOS场效应管，所述第五晶体管(M5)与所述第六晶体管(M6)均为PMOS场效应管。
2.根据权利要求1所述的调制驱动输出级电路，其特征在于，所述第七晶体管(M7)、所述第八晶体管(M8)、所述第九晶体管(M9)和所述第十晶体管(Mltl)均为NMOS场效应管。
3.根据权利要求1所述的调制驱动输出级电路，其特征在于，所述第一差分电流(Itff)的电流值为ΙοΡ=Ιικ-Ι.，其中Id2为所述第二晶体管(M2)的漏极电流；所述第二差分电流(1n)的电流值为Im=Id1-1refi,其中Idi为所述第一晶体管(M1)的漏极电流。
【文档编号】H03K17/687GK203775216SQ201420172688
【公开日】2014年8月13日 申请日期:2014年4月10日 优先权日:2014年4月10日
【发明者】黄立, 潘文光, 马成炎 申请人:嘉兴禾润电子科技有限公司