一种多组8路直流信号发生器的制造方法
【专利摘要】本实用新型提供了一种多组8路直流信号发生器。它包括单片FPGA和8路直流信号发生单元，FPGA内置了接口单元、时钟发生单元和幅度控制逻辑单元。本实用新型的多个8路直流信号发生单元可以多组8路直流信号；各路幅度参数均独立设置，微处理器设置一次便可稳定；模拟电路无集成DAC。如产生24路直流信号，仅使用1个三路2选1模拟开关，3个8选1多路开关，4个四运放，还使用一些电阻、电容、电感，硬件成本低。微处理器只需对每路直流信号码值设置一次，就可让该路直流信号电压值固定。
【专利说明】一种多组8路直流信号发生器
[0001](一)
【技术领域】
[0002]本实用新型涉及一种多路直流信号发生器，特别涉及一种低成本的多组8路直流信号发生器。
[0003](二)
【背景技术】
[0004]多路直流信号在电子电路系统中通常用于失调电压补偿、增益控制，可以作为PLC的直流信号源，可以作为多路压控振荡器的控制电压，因此有着广泛的应用。
[0005]为了便于提供多路直流电压，ADI公司利用其denseDAC技术推出了多通道DAC，单片DAC最多可达40通道，但该类大通道数DAC芯片价格昂贵，暂时为得到广泛应用。
[0006]为产生多通道直流信号，常采用的技术有两种:一是让几片多通道DAC并行工作，以实现所需要的直流信号的通道数，这种方法芯片硬件成本高；二是用几路DAC通过分时共享技术扩展直流信号的通道数，这就需要微处理器不停地改写DAC码值。
[0007](三)
【发明内容】
[0008]本实用新型的目的在于提供一种只需对每路直流信号码值设置一次，就可让该路直流信号电压值固定的多组8路直流信号发生器。
[0009]本实用新型的目的是这样实现的:它包括单片FPGA和8路直流信号发生单元，FPGA内置了接口单元、时钟发生单元、幅度控制逻辑单元；接口单元连接微处理器，时钟发生单元包括锁相环倍频单元和二进制分频单元，外部晶振连接锁相环倍频单元，锁相环倍频单元连接二进制分频单元，二进制分频单元和接口单元分别连接幅度控制逻辑单元，二进制分频单元和幅度控制逻辑单元分别连接8路直流信号发生单元。
[0010]本实用新型还有这样一些技术特征:
[0011]1、所述的幅度控制逻辑单元包括依次连接的8路幅度参数设置单元、8选I总线数据开关和数据比较器，接口单元连接8路幅度参数设置单元，二进制分频单元分别连接8选I总线数据开关和数据比较器，数据比较器连接8路直流信号发生单元；
[0012]2、所述的8路直流信号发生单元包括2选I模拟开关、有源低通滤波器、8选I多路开关和8个采样保持器，幅度控制逻辑单元输出幅度逻辑信号PWM驱动2选I模拟开关的输入分别接正负基准，2选I模拟开关的公共端接有源低通滤波器，有源低通滤波器的输出信号接8选I多路开关的公共端，在通道选择信号CH[2..0]和采样允许信号OUTE控制下，8选I多路开关的8个输出端分别接8个采样保持器。
[0013]本实用新型的接口单元中，来自微处理器的串行总线转换为的内部并行总线BUS，以设置各通道直流信号幅度。在时钟发生单元中，外部输入晶振经锁相环倍频单元后作为系统时钟，系统时钟经二进制分频单元产生数组Fout，Fout最高4位作为8个通道的选择信号控制CH[2..0]和允许信号OUTE，Fout低位确定幅度逻辑信号的频率。幅度控制逻辑单元中，内部总线BUS设置8个直流信号幅度参数，通道选择信号CH[2..0]控制8选I总线数据开关，将表征直流信号幅度的8个数据变为I个可变数据流；Fout低位与可变数据流比较，数据比较器的输出(小于等于输逻辑关系)即为一个幅度逻辑信号PWM。8路直流信号发生单元中，幅度逻辑信号PWM控制2选I模拟开关的2个输入分别接正负基准，2选I模拟开关公共端接有源低通滤波器，有源低通滤波器的输出信号周期性改变，分时表征了 8个直流信号幅度。有源低通滤波器的输出信号接8选I多路开关的公共端，在通道选择信号CH [2..0]和采样允许信号OUTE控制下，模拟开关的8个输出端分别接8个采样保持电路(由电阻、电容及同相放大器)，形成8路独立直流信号Vcr7t5
[0014]本实用新型的多个8路直流信号发生单元可以多组8路直流信号；各路幅度参数均独立设置，微处理器设置一次便可稳定；模拟电路无集成DAC。如产生24路直流信号，仅使用I个三路2选I模拟开关，3个8选I多路开关，4个四运放，还使用一些电阻、电容、电感，硬件成本低。微处理器只需对每路直流信号码值设置一次，就可让该路直流信号电压值固定。
[0015](四)
【专利附图】
【附图说明】
[0016]图1为本实用新型的3组8路直流信号发生器结构框图。
[0017]图2是FPGA内置的幅度控制逻辑单元原理框图。
[0018]图3是8路直流信号发生单元原理框图。
[0019](五)
【具体实施方式】
[0020]下面结合附图和具体实施例的本实用新型作进一步的说明:。
[0021]结合图1，3组8路直流信号发生器即24路直流信号发生电路由FPGA和模拟电路两部分组成，两部分通过3个幅度逻辑信号PWM [2..0]，3个通道选择信号CH [2..0]、I个采样允许信号OUTE相连。
[0022]结合图1，本实施例FPGA采用EP2C5T144，外部输入晶振经数字锁相环倍频后为280MHz的系统时钟Fsys, Fsys经计数器分频产生数组Fout [27..0]，Fout [27..25]作为8个通道的选择信号控制CH[2..0], Fout [24]作为采样允许信号OUTE，Fout [15..0]确定幅度逻辑信号的频率。
[0023]图2为幅度控制逻辑单元原理框图，微处理器设置8路16Bit幅度参数，通道选择信号CH[2..0]驱动8选I总线数据开关，将表征直流信号幅度的8个宽度为16Bit的数据变为I个宽度为16Bit的可变数据流；Fout[15..0]与可变数据流比较，数据比较器的小于等于输出即为幅度逻辑信号PWM。
[0024]在图3中为8路直流信号发生单元原理框图，其工作原理已在实用新型内容部分论述，3组8通道直流信号发生单元组成产生全部24路直流信号。
[0025]全部模拟电路由I 片 74HC4053、3 片 74HC4051、7 个 TL084，I 个 TL082、1 个LM336-5V，若干电阻、电感、电容组成，无集成DAC，硬件成本低。运算放大器采用正负15V电源，多路开关芯片采用正负5V电源，正负5V电源由正负15V电源经稳压调节输出实现，LM336-5V正常工作输出经跟随后为正基准，正基准反相后为负基准。
【权利要求】
1.一种多组8路直流信号发生器，其特征在于:它包括单片FPGA和8路直流信号发生单元，FPGA内置了接口单元、时钟发生单元、幅度控制逻辑单元；接口单元连接微处理器，时钟发生单元包括锁相环倍频单元和二进制分频单元，外部晶振连接锁相环倍频单元，锁相环倍频单元连接二进制分频单元，二进制分频单元和接口单元分别连接幅度控制逻辑单元，二进制分频单元和幅度控制逻辑单元分别连接8路直流信号发生单元。
2.根据权利要求1所述的一种多组8路直流信号发生器，其特征在于:所述的幅度控制逻辑单元包括依次连接的8路幅度参数设置单元、8选I总线数据开关和数据比较器，接口单元连接8路幅度参数设置单元，二进制分频单元分别连接8选I总线数据开关和数据比较器，数据比较器连接8路直流信号发生单元。
3.根据权利要求1或2所述的一种多组8路直流信号发生器，其特征在于:所述的8路直流信号发生单元包括2选I模拟开关、有源低通滤波器、8选I多路开关和8个采样保持器，幅度控制逻辑单元输出幅度逻辑信号PWM驱动2选I模拟开关的输入分别接正负基准，2选I模拟开关的公共端接有源低通滤波器，有源低通滤波器的输出信号接8选I多路开关的公共端，在通道选择信号CH[2..0]和采样允许信号OUTE控制下，8选I多路开关的8个输出端分别接8个采样保持器。
【文档编号】H03K3/02GK204089753SQ201420545665
【公开日】2015年1月7日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】任丽军, 童子权, 姜月明, 于海涛, 孙连义, 田楷 申请人:哈尔滨理工大学