本发明涉及一种A/D转换器，特别是一种32位的A/D转换器。按照国际专利分类表（IPC）划分属于物理部，控制或计算分部，一般的控制或调节系统，这种系统的功能单元，用于这种系统或单元的监视或测试装置；电数字数据处理。
背景技术：
在智能化的测控系统中，将模拟信号数字化的模数转换器及其接口起着重要的作用，其性能（转换速度、分辨率和精度等）对测量结果有直接的影响。特别在所测信号频带宽，动态范围大，测量精度高的系统中，AD转换器的选型、使用更为重要。本发明内部带有输出缓冲及锁存电路，输出方式为32位并行总线方式，可直接挂接在高速存储器的总线上，不需另外附加任何接口电路。
近些年来，单片机在控制系统中使用起来速度较慢，对于高速系统往往感到力不从心。而CPLD一般用在在高端产品中，虽然它的速度很快，但是它的控制性能差，软件设计性不强，因此对于要求高速而控制简单的系统其使用就较多，而对于控制复杂的系统其就难以胜任。测控系统传统的控制方法多数由CPU或者单片机直接控制实现，其编程简单、控制灵活，但缺点是控制周期太长、速度较慢，不适合高速的采集。特别是对高速转换的A/D来说，由于其转换速度很快，而单片机的速度成了整个系统的瓶颈，它限制A/D的转换速度。而CPLD实现了对高速的控制，两者通过并行总线的方式连接，容易实现高速，低成本，易扩展，高可靠性的数据采集。
本发明非常适合对一些快速变化信号精确测量。在同类产品中具有较好的性能价格比。
技术实现要素：
本发明的目的在于提供一种32位的高精度A/D转换器，解决精度低，数据转换处理速度慢的问题。
本发明是通过以下技术方案予以实现的：
一种高速AD转换器，包括信号采集单元，A/D转换单元、控制单元和输出单元，所述的信号采集单元包括信号采样模块和信号处理模块，完成信号放大、滤波、电流电压转换等功能，其特征在于：所述A/D转换单元包括并联的两个16位高效A/D转换器和高速RAM，A/D转换器进行高位和低位的信号转换，高速RAM在CPLD的控制下接收并存储完整的32位数字信号，然后传输给单片机；控制单元采用并联的CPLD和单片机，CPLD高速控制数据的选择、传输和处理，单片机对数据进行最后的整理，完成数据的显示输出。
本发明技术效果如下：
（1）为了提高数据的输出精度，在单个芯片上实现高精度的A/D转换从技术和成本上考虑都不现实，本发明专利采用两块高速ADC芯片并联，在前期数据处理的基础上实现数据的并行处理，形成最终的32位数字信号，实现数据的高精度处理。
（2）考虑到对数据的高速采集和控制，单片机难以达到要求，本发明使用单片机和CPLD的结合控制方式，单片机充分发挥它的控制性能和数据处理能力，而CPLD则充分发挥它的高速性，以弥补单片机的速度慢的缺点。两者通过并行总线的方式连接，容易实现高速、低成本、易扩展、高可靠性的数据采集。
附图说明
图1为本发明的结构示意图。
图中：1—信号采样模块， 2—信号处理模块， 3—第一个16位ADC， 4—第二个16位ADC， 5—高速RAM， 6—单片机， 7—显示输出器， 8—时序电路， 9—CPLD， 10—高速串并联输出接口。
具体实施方式
如图1所示，一种基于CPLD9 芯片的32位高速高精度A/D转换器，包括信号采集单元、A/D转换单元和控制单元、输出单元，所述信号采集单元包括信号采样模块1和信号处理模块2，信号采样模块1完成信号的采集测量，测量的信号包括电流电压信号，信号处理模块2由放大电路、电流电压转换电路、滤波器电路等组成，完成信号的放大、滤波、电流电压转换等功能。
所述A/D转换单元包括第一个16位ADC3、第二个16位ADC4、高速RAM5，所述第一个16位ADC3和第二个16位ADC4为并联连接，并联的两个16位高效A/D转换器进行高位和低位的信号转换，转换为32位数字信号。高速RAM5的输入端与并联的两个16位高效A/D转换器的输出端相连，高速RAM5在CPLD9的控制下接收并存储完整的32位数字信号，然后传输给单片机6处理。在数据采集系统中，量化误差受到A/D转换器精度的影响，但是在A/D转换器单块芯片中提高一位精度所增加的成本太高，本发明通过对信号进行上述的处理，可以减小引入的量化误差。特别的，与本新型专利相关的是对交流信号的放大和分频处理，通过实验可以对电容等元器件调校到最佳位置，满足A/D转换的需求。
本发明的控制单元包括CPLD9、单片机6、时序电路8，CPLD9的输出端连接有时序电路8、第一个16位ADC3、第二个16位ADC4、高速RAM5，CPLD9高速控制数据的选择、传输和处理，并通过时序电路8控制两个并联的16位ADC按时间间隔进行数模转换，组成32位数字信号，送入高速RAM5。所述高速RAM5的输出端与单片机6相连，单片机6对转换后储存在高速RAM5中的32位数据进行最后的整理，完成数据的显示输出。本发明采用两块高速ADC芯片并联，在前期数据处理的基础上实现数据的并行处理，分别产生前16位和后16位数据，并对两单元数据进行适当的补偿，形成最终的32位数字信号，这是本新型发明的最大特点。当前基于单片机6的数据采集卡由于单片机6的频率受限，导致系统采集数据的频率很难提高，本发明采用CPLD9和单片机6作为处理器，第一个16位ADC3和第二个16位ADC4并行连接，高速RAM5锁存数据，很好地解决了上述难题，这是本新型专利的特点之一。
所述输出单元包括显示输出器7和高速串并联输出接口10，最终数据由单片机6通过显示输出器7显示，或通过CPLD9、高速串并联输出接口10与外部进行通讯。