支持高数据率的两点调制器的制作方法

本发明涉及一种两点调制器，尤其涉及一种能够支持高数据率的两点调制器。
背景技术：
：随着手机系统的快速发展和复杂度的加深，越来越多的人开始利用手机在线欣赏音乐和视频、下载并运行需要后台连网的大型应用程序，人们对高速、可靠的移动网络的需求与日俱增。虽然3g（3rd-generation，第三代移动通信技术）数据网络最近已在无线通信领域中取得了重大突破，但仍不能满足终端用户群对信息流的巨大需求。如果说3g将手机互联网从构想变成了现实，那么4g（4th-generation，第四代移动通信技术）就将使手机网络变得更加快速。在不久的将来，lte（longtermevolution，长期演化）及与其配套的wimax（worldwideinteroperabilityformicrowaveaccess，全球微波互联接入）将成为取代现存3g网络，成为占据手机互联网市场的新技术。多种标准的共存也导致了发射机前端设计的一些障碍，像在模式带宽、动态范围、功耗控制的准确度、变量的均峰值比（peak-to-averageratio，par）等方面，都需要一个在整个功耗范围上高度线性的调制器。极坐标调制是一个在增加功率放大器平均效率方面很有前途的发射机结构，同时也保证了调制的线性化。图1展示了一个极坐标发射机的模块化框图。开环的极坐标发射器通过控制功率放大器的偏置电流或电源电压，直接对功率放大器的信号振幅进行调制。通过特别的功率放大器设计以及在幅度相位调制支路上采用预失真处理，对am-am（amplitudemodulation-amplitudemodulation，幅度调制-幅度调制）和am-pm（amplitudemodulation-phasemodulation，幅度调制-相位调制）的非线性进行了必要的补偿，从而使非线性功率放大器能够达到很高的功率放大效率。然而，极坐标发射器需要采用相位调制，其带宽需求比信道带宽高出一个量级。对于相位开关的方法，高效的宽带相位调制器是基于直接调频（frequencymodulation，fm）的pll（phaselockedloop，锁相环）和两点信号注入电路实现的。然而满足噪声/带宽需求的4g无线标准需要很好的频率分辨率、严格的vco（voltagecontrolledoscillator，压控振荡器）线性度和pll两点注入信号之间的精确同步。图2是一个δσ分频合成器，常用于实现相位合成。图2所示结构的δσ调制器处注入调制信号，即为单点调制器，其调制带宽及数据传输率受限于pll自身的带宽。对基于pll的调制器，其数据传输率取决于pll自身的带宽。又由于pll的带宽受限于稳定性和噪声等问题，要在lte标准下实现高数据率的调制模式成为现代发射机ic（integratedcircuit，集成电路）设计中一项巨大挑战。更宽的调制带宽可以通过宽带技术来实现，例如相位噪声消除技术、多相位分数型锁相环或具备理想环路滤波器的i型分数锁相环。在带宽受限的分数锁相环中，可以通过数字预补偿滤波器或两点调制获得宽带相位调制。两点调制，即调制信号增加一条高频支路，利用额外的前馈支路来扩展pll调制器的带宽；而另一种方法则对发射机数据进行预补偿处理。两种实现方式都需要对模拟pll的动态特性有准确的了解，包括其对工艺、电压和温度（process,voltage,temperature，pvt）变化的敏感度的分析。上述的宽带技术也可以应用于全数字锁相环（alldigitalphaselockedloop，adpll）。adpll对于pvt变化的敏感度较低，并且可以进行数字校准。特别是两点调制，其应用于adpll能够实现精确的频率合成和宽带相位调制。拥有宽带宽的wcdma（widebandcodedivisionmultipleaccess，宽带码分多址）相位调制技术也已见诸文献；然而，在更宽调制标准（例如wlan（wirelesslocalareanetwork，无线局域网），wimax和lte）下，还未能实现可用的相位调制器。最近，开环相位选择技术——即在一组频率相位差固定的周期信号中动态地选择信号，例如正交信号或环形振荡器的输出信号——能够用于更宽带宽的相位调制的实现。然而相位选择分辨率的限制导致相位量化噪声（phasequantizationnoise，pqn）过大，以致很多无线通讯标准都无法接受。因此，从现有文献可以得知，受限的pll带宽和量化噪声的影响最终限制了相位调制技术的最大数据传输率。如图3所示为两点调制器100的结构图，其基本结构为一个锁相环。调制信号分成两路注入锁相环中，使其成为一个相位/频率调制器。如图所示，调制信号经过微分之后，产生两条调制通路：高通支路20和低通支路10。高通支路20实现高通调制。低通支路10实现低通调制。两个调制支路如果完美匹配，则锁相环保持锁定。图3中，振荡器30为模拟模块，受pvt影响以及布局布线的寄生的不均衡性，注入振荡器30的高通调制信号所带来的频率偏移与调制信号呈现不理想的非线性，即为振荡器30的非线性问题。此外，在高通和低通调制支路上，调制信号的注入时刻也需要精细调节，延时的不匹配将会导致调制信号质量的恶化，该问题在高数据率调制中尤其明显。针对两点调制器中存在的问题，目前较为完整的校准结构是2012年发表于jssc（journalofsolid-statecircuits，固态电路杂志）的一种基于最小二乘法的结构，如图4所示。该结构能够实现10mb/s的调制数据率，主要利用级联的δσ调制器和最小二乘法的算法。级联的δσ调制器以及最小二乘法算法在电路实现上非常复杂，dtc受pvt影响比较明显，校准过程也比较长。此外，两部分校准所采集的信号均是来自于开关型鉴相器（bang-bangphasedetector，bbpd）的输出，无法区分出哪一种失配占主导地位，因此容易出现收敛问题。技术实现要素：有鉴于此，有必要提供一种结构简单且能够支持高数据率的两点调制器，以解决上述问题。本发明提供了一种两点调制器，具有低通支路，高通支路以及一振荡器，该振荡器具有多个电容，所述两点调制器还包括非线性校准电路和延迟失配校准电路。该非线性校准电路设于所述高通支路上，用于对所述多个电容的非线性进行校准。该非线性校准电路包括：非均衡量化器，用于对输入所述振荡器的调制信号进行预补偿，并输出量化误差信号；以及线性数据处理单元，用于根据所述量化误差信号对所述多个电容进行调制。所述延迟失配校准电路设于所述低通支路上，用于匹配所述低通支路和高通支路的延迟。该延迟失配校准电路包括：分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号；相位顺序校准模块，用于对所述分频器获得的多路时钟信号进行相位校准，并获得多路具有正确相位顺序的时钟信号；以及并行相位旋转器，包括两个多路选择器，用于对所述多路具有正确相位顺序的时钟信号进行选择，并获得两路具有恒定相位差的时钟信号；该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通支路，使该低通支路和高通支路达到延迟匹配。本发明之基于两点调制器的振荡器非线性校准电路，通过非线性校准电路消除了振荡器中电容的非线性，同时通过延迟失配校准电路对高通支路和低通支路的触发时钟信号进行延迟匹配，不但简化了电路结构，改善了输出信号的质量，而且能够支持高数据率。附图说明图1为现有技术中极坐标发射器的模块化框图。图2为现有技术中分数型频率合成器的模块化框图。图3为现有技术中两点调制器的结构图。图4为现有技术中基于级联δσ调制器和最小二乘法的校准结构的模块化框图。图5为本发明一实施方式中两点调制器结构的模块化框图。图6为图5中非线性校准电路的模块化框图。图7为图6中多比特并行fir滤波器结构的模块化框图。图8为图6中fir滤波器与具有六十四个d触发器的fir滤波器的阻带频率对比图。图9为图6中非均衡量化器的工作示意图。图10为图5中延迟失配校准电路的模块化框图。图11为图10中八分频器的模块化框图。图12为图10中八分频器输出的pg1部分和pg2部分信号的相位顺序。图13为图11中八分频器输出的g1部分和g2部分信号的相位顺序。图14为图10中相位顺序校准模块的模块化框图。图15为具有图5中非线性校准电路以及图10中延迟失配校准电路的两点调制器结构框图。图16为单比特fir滤波器及图6中多比特并行fir滤波器的仿真结果。图17为单比特fir滤波器及图6中多比特并行fir滤波器的evm曲线图。图18为不同延时下调制信号的evm曲线图。主要元件符号说明两点调制器100、200低通支路10延迟失配校准电路11八分频器110cml二分频器1100数字二分频器1101相位顺序校准模块111d触发器1111、117、233相位旋转器112分频器113加法器114、118δσ调制器115、116、50高通支路20非线性校准电路21非均衡量化器22线性数据处理单元23多路选择器1112、1120、231fir滤波器232电容234振荡器30相位频率鉴别器70电荷泵80环路滤波器90如下具体实施方式将结合上述附图进一步说明本发明。具体实施方式下面将结合附图，对本发明作进一步的详细说明。请参阅图5，本发明提供了一种两点调制器200。该两点调制器200包括低通支路10、高通支路20和振荡器30，所述振荡器30可以为压控振荡器（voltagecontrolledoscillator，vco）或数控振荡器（digitalcontrolledoscillator，dco）。调制信号mod中的低频部分经低通支路10流向振荡器30，高频部分经高通支路20流向振荡器30。该低通支路10包括相位频率鉴别器（phasefrequencydetector，pfd）70，电荷泵（chargepump，cp）80和环路滤波器（loopfilter，lpf）90。调制信号mod中的低频部分的传输路径为延迟失配校准电路11—相位频率鉴别器70—电荷泵80—环路滤波器90—振荡器30。高通支路20包括非线性校准电路21，调制信号mod的高频部分的传输路径为非线性校准电路21—振荡器30。请参阅图6，非线性校准电路21主要包括非均衡量化器22和线性数据处理单元23。由于振荡器30中的电容234存在非线性问题，调制信号mod首先经非均衡量化器22进行预补偿处理，处理后获得的信号与振荡器30中的电容234的非线性程度相反，该信号经由线性数据处理单元23处理后控制振荡器30中的电容234，以消除电容234的非线性，使输出信号fout与调制信号mod保持线性关系。线性数据处理单元23包括多个多路选择器231、多个fir（finiteimpuseresponse，有限脉冲响应）滤波器232。在本实施方式中，该多路选择器231的数量为八个，fir滤波器232的数量相应的也为八个。由于振荡器30中的电容234的数量为六十四个，因此将该六十四个电容234分为八组，每一组包括八个电容234，每一个fir滤波器232由八个级联的d触发器233实现，如图6所示。在本实施方式中，该多个电容234以温度码电容阵列的方式排布，即各个比特位上的电容的容值均相同。在其他实施方式中，该多个电容234还可以采用二进制电容阵列的方式排布，即高位电容的容值与低位电容的容值的比值等于二进制编码中高位与低位的比值。每一个d触发器233与一个电容234连接并控制该电容234的开或关，因此八个fir滤波器232控制八组电容234。在其他实施方式中，电容234、fir滤波器232以及每个fir滤波器232中d触发器233的数量均可以根据实际需要进行调整。请一并参阅图7和图8，每个fir滤波器232包含八个d触发器233，fir滤波器232的阻带频率为其工作频率除以八。在单比特结构中，一个包含六十四个d触发器233的单比特fir滤波器（图未示）控制所有电容234，单比特fir滤波器的阻带频率为其工作频率除以六十四。图8中曲线a为本发明中fir滤波器232的阻带频率曲线，曲线b为具有六十四个d触发器233的单比特fir滤波器的阻带频率曲线。从图8中的频谱图中可以看出，由于本发明中的fir滤波器232的阶数低，因此能够获得较高的阻带频率，意味着其3db带宽也比较大。在高数据率调制中，较高的带宽保证了调制信号mod中的高频分量的无衰减传输，因此可以提高输出信号fout的质量。八个并行fir滤波器232对调制信号mod进行时间交错处理，降低了开关噪声的耦合。同时，把电容234分为八组进行控制，每个fir滤波器232所控制的一组电容234为整个温度码电容阵列的八分之一，即，受控于δσ调制器50单比特输出的电容容值降低为整个用于调制的电容阵列的八分之一，从而大大降低了量化噪声。请参阅图9，非均衡量化器22用于对调制信号mod进行非线性处理，该非线性量化器22的非线性量化步长与八组电容234产生的频率偏移成比例关系。非均衡量化器22的输出包括量化结果信号和量化误差信号，该量化结果信号控制多路选择器231的状态，量化误差信号经过δσ调制器50处理后分为八路分别输入每个多路选择器231，多路选择器231根据量化结果信号对包括量化误差信号在内的八个输入信号进行多路选择，并输出相应的选择结果。请参阅图10，延迟失配校准电路11包括八分频器110、相位顺序校准电路111及相位旋转器112。八分频器110对振荡器30输出的差分信号进行八分频，获得十六路低频率时钟信号，相邻两路时钟相位差为振荡器30的半周期。然后采用相位旋转器112获取两路时钟信号：clk1和clk2，其中，clk1输出至锁相环环路，clk2用于控制低通支路10调制信号的注入时刻。相位旋转器112包括两个多路选择器1120、加法器114/118、δσ调制器115/116及d触发器117。如果两个多路选择器1120的控制字之差保持恒定，那么clk1和clk2将会保持恒定的相位差，并具有相同的频率。但是在该结构中，多路选择器1120的控制字不一定是恒定不变的。在分数型锁相环中，多路选择器1120的控制字的变化能够起到频率变换的作用，使两个多路选择器1120的控制字同时变换，但是保持恒定的差值，以保证clk1和clk2具有恒定的相位差，但clk1和clk2的频率和输入信号的频率不同。dly_fine为手动控制输入的信号，用于调节clk1和clk2的相位差，即相对延时。clk1经过一个固定分频比的分频器113，分频器113的输出与参考时钟fref进行相位比较，然后控制电荷泵80和环路滤波器90，从而使环路达到锁定。clk2触发一个时序加法器114，这个时序加法器114的输入是分数型锁相环的分数值fracn和调制信号mod积分值累加的结果。由于分数型分频器的载波频率在一段时间内保持恒定，因此，分数值fracn注入的δσ调制器116的触发时钟可以采用低频信号。如图10所示输入为fracn的δσ调制器116，该δσ调制器116触发时钟为分频器113的输出信号。对于调制信号mod，由于数据率较高，调制信号mod变化较快，因此δσ调制器115的触发时钟采用分频器113的输入时钟信号，如图10所示输入为调制信号mod的δσ调制器115。图5中高通支路20的调制信号mod注入时刻取决于锁相环环路中的时钟信号，即与clk1保持同步。低通支路10调制信号mod由clk2控制触发时刻，因此与clk2保持同步。通过改变多路选择器1120的控制字的差值，就可以改变clk1和clk2的相位差，因此就能够精细调节高通支路20和低通支路10的延迟。clk1和clk2的相位差最小补偿为振荡器30的半周期，以3.6ghz的振荡器为例，延时的精度可以达到138ps。相比于传统的低数据率两点调制器中的纳秒量级的精度，本发明中的延迟匹配校准电路的精度得到了大幅度的提高，有利于提高输出信号fout质量。在图10中，相位顺序校准模块111的输入信号为十六路低频时钟信号，这十六路时钟是由八分频器110对振荡器30的差分输出信号进行分频所得。为了保留振荡器30半周期这个分辨率信息，采用图11所示的三级二分频器级联的方式实现。第一级和第二级分频器采用cml（currentmodelogic，电流模逻辑）二分频器1100，第三级分频器输入时钟频率较低，可采用数字二分频器1101。由于第二级的两个并行cml二分频器1100并不能区分出输入差分信号的先后关系。同时，第三级的四个并行的数字二分频器1101也不能区分输入差分信号的先后关系，因此该八分频器110输出的十六路时钟信号的相位关系存在十六种可能。图12和图13列出了第二级和第三级相位的各种可能性。为了保证后续的多路选择器1120能够正常工作，需要使用相位顺序校准模块111对八分频器110的十六路时钟信号进行顺序调整，该相位顺序校准模块111包括多个d触发器1111和多级多路选择器1112，如图14所示。将十六路信号编号，op1~op16，分成四组，pg1~pg4。首先第一级校准，pg1的四个相位和pg2的四个相位内插组成顺序正确的八路时钟，只存在两种可能，如图12虚线框所示。可以使用一个d触发器1111来检测一路信号相位顺序关系，然后通过多路选择器1112进行相位校准，获得八路时钟信号，编号为pp1、pp3、至pp15，设为g1组。同理，pg3和pg4也可以使用一个d触发器1111和多路选择器1112进行相位校准，获得八路时钟信号，编号为pp2、pp4、至pp16，设为g2组。g2组的八路信号需要内插入g1组的八路信号，如图13中的虚线框所示，存在四种可能的顺序，需要采用两个d触发器1111进行一路信号相位顺序关系检测，并通过多路触发器1112进行相位顺序校准。实际的两点调制器200如图15所示，多路选择器231的输出包括三种情况：恒高电平、恒低电平以及δσ调制器50的单比特输出，因此八个fir滤波器232也处于3种状态。当多路选择器231的输出为恒高电平或恒低电平，即fir滤波器232的输入为恒高电平或恒低电平时，该fir滤波器232控制大部分的电容234的状态，输出粗略的、经过量化的频率偏移。当多路选择器231的输出为δσ调制器50的单比特输出，即fir滤波器232的输入为δσ调制器50的单比特输出时，该fir滤波器232控制的八个电容234处于不断跳变的状态，而且这八个电容234的控制信号是时间交错式的，其开启及关断的时长由δσ调制器50的单比特输出决定，δσ调制器50输出序列的平均值与量化误差呈线性关系，因此可以利用这八个电容234的不停跳变获取较为精细的频率偏移。由于调制信号mod的幅度是不停变化的，在不同时刻，这八组电容234所处的状态也不一样。当调制信号mod幅度较低时，八组电容234可能只有一两组处于全开状态，一组受控于δσ调制器50的单比特输出，其他组电容234均为关闭状态，以此获取较小的频率偏移。当调制信号mod幅度较高时，八组电容234可能只有一两组处于全关状态，一组受控于δσ调制器50的单比特输出，其他组电容234均为开启状态，以此获取较大的频率偏移。利用较高的采样率，在调制信号mod变化的过程中，受控于δσ调制器50的单比特输出的八个电容234的状态切换能够平滑过渡，因此能够较少地引入量化噪声。延迟失配校准电路11采用两个多路选择器1120，通过手动控制输入的信号dly_fine控制clk1和clk2的相位差，使高通支路20和低通支路10的延迟匹配。请参阅图16，左图是单比特fir滤波器结构的数字解调频谱及evm（errorvectormagnitude，误差向量幅度），右图是本发明中多比特fir滤波器232结构的数字解调频谱及evm。采用gfsk（gaussfrequencyshiftkeying，高斯频移键控）的调制方式，数据率设定为10mb/s，其他设置均保持相同。从频谱图上看，高频量化噪声明显得到了改善，这是由于电容234被划分为多个组进行控制，每组电容234的电容值降低带来了较低的量化噪声。从数字解调的evm上看，单比特fir滤波器结构的evm是4.56%，而多比特fir滤波器232结构的evm是1.39%。这说明，输出信号fout的质量得到了明显的提高。这是由于fir滤波器232的阶数较低、带宽较大，对调制信号mod的高频成分没有明显的抑制作用。仿真结果表明，多比特fir滤波器232的结构能够提供更好的调制质量。请参阅图17，曲线c为单比特fir滤波器结构的数字解调evm曲线图，曲线d为多比特fir滤波器232结构的数字解调evm曲线图，横坐标为δσ调制器50的时钟频率。fir滤波器232的带宽与δσ调制器50的时钟频率成正比关系，与fir滤波器232的阶数成反比关系。时钟频率越高，fir滤波器232的带宽越大，对调制信号mod的高频成分的抑制作用也会越弱，因此两条曲线均随着时钟频率的升高而降低，表明提高时钟频率可以改善输出信号fout的质量。但是由于单比特结构中fir滤波器的阶数比较高，其带宽较低，因此单比特结构的输出信号的质量不如多比特结构。在数字电路中，时钟频率的提高，意味着功耗的增加，而且在当前所使用的工艺中，频率越高，电路越不易控制，因此实际设计电路的时候，应该尽可能降低时钟频率。在较低的时钟频率下，多比特结构相比单比特结构的优势就非常明显了。图18给出了基于延迟失配校准电路11的两点调制器200的系统级仿真曲线e，采用gfsk的调制方式，数据率设定为10mb/s。横轴为延时控制字，纵轴为数字解调evm，从图中可以看出，延时不同，调制信号质量也不同，通过调节延时，evm可以降低至1%以下。本发明之基于两点调制器的振荡器非线性校准电路，通过非线性校准电路消除了振荡器中电容的非线性，同时通过延迟失配校准电路对高通支路和低通支路的触发时钟信号进行延迟匹配，不但简化了电路结构，改善了输出信号的质量，而且能够支持高数据率。本
技术领域：
的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施方式所作的适当改变和变化都落在本发明要求保护的范围之内。当前第1页12