具有跨工艺、电压和温度被补偿的带宽的锁相环(PLL)的制作方法

本发明涉及锁相环(PLL)电路，并且特别地，涉及用于在PLL电路中的带宽补偿的电路和工艺。

背景技术：

模拟锁相环(PLL)电路在本领域是所熟知的。这种电路一般包括电荷泵、环路滤波器和环形振荡器。PLL电路的带宽取决于电荷泵电流、环路滤波器中的电阻和通常被称为KVCO增益的电压控制振荡器(VCO)的增益。在许多实施方式中，电流和电阻的改变相互补偿，因此PLL电路带宽的扩频主要由KVCO增益的变化决定。

PLL电路的带宽的改变产生了集成抖动值的相应改变，其对使VCO噪声成形的PLL电路高通滤波器功能的截止频率有不良的影响。因此，随着工艺、电压和温度变化(称为PVT变化)保持PLL带宽恒定是重要的，为了获得符合要求的集成抖动数，提高PLL电路稳定性和更好地控制PLL电路的锁定时间。必须以对VCO相位噪声的最小影响完成该设计目标。例如，采用恒定带宽的PLL电路可以使相位噪声的增加更好地成形。

因此，本领域需要在温度变化范围内展现稳定带宽的被补偿的PLL电路。

技术实现要素：

在一个实施例中，一种锁相环(PLL)电路包括：相位比较电路，其被配置为比较输入信号的相位和反馈信号的相位，并响应于相位比较产生控制信号；振荡器电路，其被配置为以由所述控制信号设置的频率产生输出信号，其中所述反馈信号从所述输出信号获得；其中振荡器电路被配置为在校准操作模式期间以锁频环(FLL)模式操作，以比较输入信号的频率和输出信号的频率，并响应于频率比较跨工艺、电压和温度使振荡器电路的增益集中。

在一个实施例中，一种操作锁相环(PLL)电路的方法包括：在第一操作模式中通过以下步骤操作PLL电路：比较输入信号的相位和反馈信号的相位；响应于相位比较产生控制信号；以及响应于所述控制信号设置由振荡器电路产生的输出信号的频率；其中所述反馈信号从所述输出信号获得；以及在第二操作模式中通过以下步骤操作PLL电路：控制振荡器电路操作在锁频环(FLL)模式，以比较输入信号的频率和输出信号的频率；以及响应于频率比较跨工艺、电压和温度使振荡器电路的增益集中。

附图说明

为了更好的理解实施例，现将仅仅通过示例的方式参考所附附图，其中：

图1是锁相环(PLL)电路的框图；

图2是在图1的PLL电路内的振荡器电路的框图；以及

图3是在图1的PLL电路内的电荷泵的框图。

具体实施方式

锁相环(PLL)是一种产生诸如时钟信号之类的周期性的输出信号的电路，其相对于周期性的输入(参考时钟)信号具有恒定的相位关系。PLL电路是闭环频率控制系统，其操作以检测输入和输出信号之间的相位差，然后调整输出信号发生器的操作以驱使相位差为零。

现参考图1，显示了锁相环(PLL)电路10的框图。PLL电路包括相位/频率检测器(PFD)电路12、电荷泵电路14、环路滤波器电路16、振荡器电路18(例如，电压控制振荡器(VCO)或电流控制振荡器(CCO)类型)，以及分频器电路(环路分频器)20。PFD电路12测量输入信号(in)和反馈信号(fbk)之间的相位差。PFD电路12产生与测量的相位差成比例的误差信号(err)。电荷泵电路14产生与误差信号成比例的输出电流(i)。电荷泵输出电流输入至环路滤波器电路16，并且环路滤波器电路输出施加至VCO电路18的控制输入端的对应的控制电压(v)。由VCO电路18产生的输出信号(out)的频率取决于来自环路滤波器电路16的控制电压输出。分频器电路20接收输出信号并产生反馈信号。

可以注意到，在一个实施例中，可以省略分频器电路20，以及反馈信号(fbk)可以包括由VCO电路18产生的输出信号(out)。在这种情况下，输出信号(out)的频率将等于输入信号(in)的频率。通过包含实现频率因子D的分频器电路20，例如，输出信号(out)的频率将等于D乘以输入信号(in)的频率。不管是哪种情况，PLL操作将输出信号的相位锁定至输入信号的相位。

在PLL电路10的操作中，环路特性使得从PLL电路输出信号获得的反馈信号的相位和频率精确等于输入信号的频率和相位。在这种情况下，PLL电路10被称为“锁定”或已经完成“锁相”。一旦PLL电路锁定，如果输入信号的相位随时间而改变，那么输出信号的相位将跟踪该变化，因此保持反馈信号的相位等于输入信号的相位。

PLL电路的抖动传递函数测量电路跟踪输入信号的相位变化的能力。已知PLL抖动传递函数展现了由PLL电路的闭环带宽定义的低通频率响应特性。因此，PLL电路将更好地跟踪输入信号的相位的低频变化。没有很好地跟踪，也可能根本不跟踪较高频率的变化。闭环带宽因此提供了输入相位调制频率的上限指示，其可以完全由PLL电路跟踪。

闭环带宽进一步计量PLL电路减弱源于振荡器电路18内的随机噪声的能力。例如，以低于PLL环路带宽的频率减弱VCO相位噪声。由于由振荡器电路18产生的相位噪声是抖动的重要来源，所以希望可以最大化PLL环路带宽。重要地，最大化的环路带宽还必须在工艺、电压和温度变化上是稳定的。

现参考图2，显示了用在图1的PLL电路中的振荡器电路18的框图。在本实施方式中，振荡器电路18包括电压控制振荡器(VCO)。

VCO电路28包括由并联耦合在供电节点34和第一中间节点36之间的多个电流源32形成的可变电流源电路30。每个电流源32由在偏置节点40处提供并且被参考至供电节点34的相同偏置电压(vb)偏置，以便产生其幅值取决于所施加的偏置电压和被启动以提供电流至节点36的电流源的数量的电流。与每个电流源32串联耦合的开关电路38控制在每个电流源处产生的电流是否提供给节点36。响应于接收的开关控制信号(cs)启动开关电路38。

在一个实施例中，电流源32和开关电路38可以均由MOSFET晶体管形成。在这种结构中，偏置电压被施加到形成电流源的MOSFET的栅极端子，并且控制信号被施加到形成开关电路的MOSFET的栅极端子。如上所述，包括的电流源32的每一个由相同的偏置电压(vb)偏置。两个MOSFET的源漏路径串联耦合在供电节点34和第一中间节点36之间。

在一个实施例中，可能存在N个电流源32(1)-32(N)和相应的N个开关电路38(1)-38(N)。

偏置节点40(形成振荡器18的控制输入端)耦合至环路滤波器电路16的输出端(图1)以接收环路滤波器输出电压(v)。偏置节点选择性地通过开关42耦合以接收也被参考至供电节点34的参考电压(vref)。因此，当开关42断开时，可变电流源电路30的电流源32由环路滤波器输出电压(v)偏置。相反地，当开关42闭合时，可变电流源电路30的电流源32由参考电压(vref)偏置。开关42的动作由校准信号(cal)控制。

VCO电路18进一步包括具有本领域技术人员所熟知的任何合适结构的环形振荡器(Osc)电路50。环形振荡器电路50的供电端子耦合到中间节点36。因此，环形振荡器从中间节点36偏置以用作电流控制振荡器(CCO)，以及环形振荡器电路50的振荡频率因此取决于由可变电流源电路30内的多个电流源32提供的电流的幅值。

电平偏移器(LS)电路52耦合至环形振荡器电路50的输出端。LS电路52用于偏移产生的频率信号的电压电平并产生来自VCO电路18的输出信号(out)。

VCO电路18进一步包括锁频环(FLL)电路功能。由VCO电路18在LS电路52的输出端产生的信号(out)被施加到周期计数器电路60的第一输入端。输入信号(in)被施加到周期计数器电路60的第二输入端。周期计数器电路60用于比较输出信号(out)的频率和输入信号(in)，并产生与测量的频率差成比例的误差信号(ferr)。控制电路62转换误差信号(ferr)以产生开关控制信号(cs)。该闭环操作用于个别地控制开关电路38的导通/关断，以选择来自可变电流源电路30的电流输出的幅值，并因此调整环形振荡器电路50的偏置的操作。通过响应于误差信号(ferr)选择性地启动开关电路38，控制电路62驱使信号(out)的频率以匹配信号(in)的频率。

当锁频环(FLL)电路功能启动时(响应于校准信号(cal)的有效逻辑状态)，开关42闭合且可变电流源电路30的电流源32由参考电压(vref)偏置。因此在中间节点36处的电流输出的幅值是偏置电压和响应于开关控制信号(cs)通过开关电路38输出选择的电流源32的数量的函数。输出信号(out)的频率取决于节点36处的电流。通过反馈环路，调制节点36处的电流并且获得频率到输入信号(in)的锁定。这引起了为环形振荡器(CCO)电路50供电的可变电流源电路30的跨导的校准。采用该校准，跨工艺、电压和温度使振荡器电路18的增益(KVCO)集中(centered)。以此，其意味着存在跨所有温度的KVCO的一个值。

再次参考图1，PLL电路10的相位/频率检测器(PFD)电路12和分频器电路20由校准信号(cal)的有效逻辑状态解除启动(deactuated)。这保证了PLL控制环路在校准模式期间无效。

在成功的跨导校准之后，锁频环(FLL)电路功能去激活(响应于校准信号(cal)的无效逻辑状态)，以及PLL电路10的相位/频率检测器(PFD)电路12和分频器电路20被启动。开关42断开，并且可变电流源电路30的电流源32选择的控制信号(cs)现在替代地由环路滤波器输出电压(v)偏置。然后由PLL控制环路根据输出信号(out)的产生接管。可以注意到，由开关控制信号(cs)选择的一些电流源32将在PLL模式期间保持启动而不改变数量，用于产生为环形振荡器(CCO)电路50供电的偏置电流。此时，用于环形振荡器的偏置电流的变化将仅仅取决于来自环路滤波器16的控制电压(v)输出。振荡器的增益KVCO现将展现与绝对温度互补的(CTAT)温度分布。

现参考图3，显示了在图1的PLL电路内的电荷泵电路14的框图。电荷泵电路14包括接收误差信号(err)并产生与该误差信号成比例的电流(i)的泵电路70。电荷泵电路进一步包括产生施加至泵电路70并用于产生电流(i)的偏置电流(ibias)的偏置电流发生器电路72。由于这种电路为本领域技术人员所熟知而没有示出泵电路70的细节。

偏置电流发生器电路72包括由并联耦合在供电节点84和第二中间节点86之间的多个电流源82形成的可变电流源电路80。每个电流源82以传统方式偏置以产生具有与绝对温度成比例的(PTAT)温度分布的电流。与每个电流源82串联耦合的开关电路88控制产生的PTAT电流是否响应于接收的偏置开关控制信号(bcs)输出并被施加到节点86。在第二中间节点86处的电流的总和形成PTAT电流(iptat)。

偏置电流发生器电路72进一步包括被配置为以期望的比率镜像PTAT电流(iptat)的电流镜电路90，并产生施加至泵电路70的偏置电流(ibias)。

偏置电流发生器电路72还包括比较器电路92。比较器电路92包括被配置为接收PTAT电流(iptat)的第一输入端和被配置为选择性地接收补偿的电流(icomp)的第二输入端。补偿的电流(icomp)由被配置为产生具有独立于温度的固定幅值的电流的电流源94产生。这种电流源(例如，结合CTAT(与绝对温度互补)电路使用PTAT电路；即PTAT+CTAT电流发生器电路)是为本领域技术人员所熟知的。电流源94的输出端通过开关电路96耦合至比较器电路92的第二输入端。开关96的启动由校准信号(cal)的延时版本(d-cal)控制。例如，在一个实施例中，延时可以包括信号(in)的一个周期。比较器电路92进一步包括被配置为接收延时的校准信号(d-cal)的使能输入端。

在紧接着锁频环(FLL)电路功能(响应于校准信号(cal)的有效逻辑状态)的启动的延时(例如，一个周期)终结后，开关96由信号d-cal闭合且使能比较器电路92用于操作。在中间节点86输出的PTAT电流(iptat)的幅值是选择的用于由开关电路88响应于偏置开关控制信号(bcs)输出的电流源82的数量的函数。比较器电路92用于测量补偿的电流(icomp)和PTAT电流(iptat)之间的电流幅值差并产生选择有效电流源82和控制在中间节点86处输出的PTAT电流的幅值的偏置开关控制信号(bcs)。该闭环操作用于个别地控制开关电路88的导通/关断，以选择从可变电流源电路80输出的PTAT电流(iptat)的幅值，以匹配补偿的电流(icomp)的幅值。

尽管比较器电路92被描述为电流比较器，可以理解的是，可以使用任何合适形式的比较或差分放大电路。

如上所述，PLL电路10的相位/频率检测器(PFD)电路12和分频器电路20由校准信号(cal)的有效逻辑状态解除启动。紧接着成功的电路校准，锁频环(FLL)电路功能被去激活(响应于校准信号(cal)的无效逻辑状态)，并且PLL电路10的相位/频率检测器(PFD)电路12和分频器电路20被启动。在延时之后，开关96断开且比较器电路92被禁用。由偏置开关控制信号(bcs)选择的一些电流源82将在PLL模式期间保持启动，用于产生从可变电流源电路80输出的PTAT电流(iptat)。

现参考图1。PLL电路10包括被配置为产生校准信号(cal)并因此控制在PLL模式和校准模式之间切换的电路10的操作的校准控制电路100。延迟的校准信号(d-cal)可以由电路100产生或在电荷泵电路14处产生。校准控制电路100可以被配置为控制电路10操作，使得在每个电路启动时进入校准模式。备选地，或额外地，校准控制电路100可以被配置为控制电路10操作使得在周期性的基础上进入校准模式。再进一步地，备选地或额外地，校准控制电路100可以被配置为控制电路10操作使得在事件驱动的基础上进入校准模式。

在处于校准模式中时，电路100迫使校准信号(cal)处于有效逻辑状态。响应于校准信号(cal)的有效逻辑状态，某些PLL电路部件被禁用。例如，PLL电路10的相位/频率检测器(PFD)电路12和分频器电路20解除启动，因此，由振荡器电路18产生的输出信号(out)将不能锁相至输入信号(in)。通过进入操作的锁频环(FLL)模式，振荡器电路18响应校准信号(cal)的有效逻辑状态，其中由振荡器电路18产生的输出信号(out)的频率锁定为输入信号(in)。在FLL模式期间，为了消除工艺、电压和温度在VCO增益(KVCO)上的影响，响应于参考电压而校准被启动以提供偏置电流至环形振荡器电路50(即，可变偏置电流的幅值)的电流源32的数量。

进一步响应于校准信号(cal)的有效逻辑状态，校准被启动以提供偏置电流(ibias)至电荷泵14的泵电路70(即，可变偏置电流的幅值)的电流源82的数量，以匹配从电流源82输出的PTAT电流(iptat)至独立于温度的被补偿的电流(icomp)。

然后电路离开校准模式，并且校准控制电路100迫使校准信号(cal)至无效逻辑状态。振荡器电路18离开操作的锁频环(FLL)模式，并且PLL电路开始操作在PLL模式。PLL电路10的相位/频率检测器(PFD)电路12和分频器电路20启动，并且PLL环路控制使由振荡器电路18产生的输出信号(out)锁相至输入信号(in)。在这点上，可以注意到，通过FLL模式中的先前的操作已经建立了频率锁定，因此，相比现有技术中的PLL模式电路，可以减小完成相位锁定所需的时间。在PLL模式期间，通过在FLL模式中校准设置的被启动以提供偏置电流至环形振荡器电路50的电流源32的数量不会改变，但是由那些电流源提供的电流的幅值将响应于环路滤波器输出控制电压(v)而改变。在电荷泵电路14中，被启动以提供偏置电流至泵电路70的电流源82的数量不会改变，但是电荷泵偏置电流的幅值是PTAT。在现有技术的PLL电路中，这将对PLL带宽产生不良影响。在PLL电路10中，然而，这是不关心的，因为PLL模式中的VCO增益(KVCO)已经被配置为CTAT，因此，温度变化将偏移产生用于PLL电路10的稳定闭环带宽。

尽管上述示例性实施例专注于展现CTAT增益的振荡器，CTAT增益由产生的用于电荷泵的PTAT偏置电流来偏移，可以理解的是，该功能被设计为强调其它电路行为。重要的是，电荷泵偏置电流的依赖于温度的分布偏移(消除/补偿)振荡器增益的依赖于温度的分布。

为了更好地理解本实施例的功能，考虑到如果在PLL模式的操作期间不存在温度的改变，用于PLL电路10的闭环带宽将是恒定的，如果电荷泵电流(ibias)也保持恒定。然而，如果在PLL模式的操作期间温度改变，振荡器电路18的增益(KVCO)将根据温度变化相反地改变(即，增益是CTAT)。在这种情况下，如果电荷泵偏置电流(ibias)保持恒定，作为KVCO中的改变的结果，在用于PLL电路10的闭环带宽中将存在改变。然而，为了保持用于PLL电路10的闭环带宽恒定，可以使得电荷泵偏置电流(ibias)与温度成比例地(PTAT)改变，因此，KVCO值将不会改变且带宽是稳定的。

上述实施方式提供了一种跟踪KVCO/fVCO的电路，因此，KVCO值将跟踪VCO频率中的改变。因为这个事实，PLL电路10不需要复杂的电路或在电荷泵电路14中编程以跟踪VCO频率中的改变。再进一步地，由于需要进一步的电路，PLL电路10不会引入额外的相位噪声源。

稳定的、大致恒定的PLL带宽意味着PLL电路10在使VCO噪声成形方面比现有技术电路的功能更好并且更稳定。此外，由于校准模式操作用于使VCO中的电流发生器电路的跨导集中，PLL电路10展现了在快速角点(fast corner)中相对于VCO的改进的开环相位噪声。

前述说明以示例性的且非限制性的示例方式提供了本发明的示例性实施例的完整的信息描述。然而，鉴于前述说明，当结合附图和所附权利要求阅读时，各种修改和改编对相关领域的技术人员来说可能是显而易见的。然而，根据本发明的教导的所有这些和类似的修改仍然落在由所附权利要求定义的本发明的范围内。