专利名称：具有其温度依赖性被补偿的电流的非易失性存储器单元及其数据读取方法
技术领域：
本发明涉及电可重写非易失性存储器和数据读出方法，更具体地，涉及用于补偿存储器单元电流的温度依赖性的技术。
背景技术：
随着半导体集成电路器件的不断的小型化，连线的宽度和厚度变得更小，连线电阻变得更高。例如，在半导体存储器器件中，随着连线的不断小型化，位线的电阻变得更高。通常，用于感应和放大从存储器单元读出的数据的传感放大器被连接到位线。在数据读操作中，如果需要在预置的读周期tb1将位线的电位改变ΔVb1并位线电容值被设置为Cb1，存储器单元电流在传感放大器附近的部分(也就是，在其中位线电阻是低的那个部分)被设置为“Cb1×ΔVb1/tb1”。另一方面，由于在位线的离传感放大器最远的末端部分，位线的电阻变得更高，所以需要更大的存储器单元电流。
所以，存储器单元电流值按照位线的部分离传感放大器的距离(离传感点的距离)而变化。如果存储器单元电流值按照离传感点的距离变化，则存储器单元的温度特性被改变，并且其阈值电压按照温度变化波动。如果阈值电压波动，则阈值电压的分布扩散并且它的数据保持特性恶化(例如，参阅日本专利申请KOKAI公开No.2003-217287和日本专利申请KOKAI公开No.2000-011671)。
而且，半导体存储器器件将来会进一步小型化，预期按照蚀刻速率的差异，存储器单元的温度特性变化并且阈值电压波动，所述蚀刻速率的差异是由于以下原因造成的周围环境的差异，在诸如其中连线被密集地和粗略地安排在单个芯片中的区域那样的周围部分中的图案的差别或晶片的位置差别，例如其中形成半导体存储器器件的芯片的晶片的中心部分或外围部分的差别造成的曝光设备的光学系统的像差和失真。
所以，会出现由于芯片中的存储器单元的位置的差别或芯片之间的差异而引起的阈值电压分布的扩散以及数据保持特性被恶化的可能性。
发明内容
按照本发明的一个方面，提供了一种非易失性半导体存储器器件，包括存储器单元阵列，具有被排列成矩阵形式的存储器单元；读电路，被配置成从存储器单元阵列中的存储器单元读出数据；编程电路，被配置成把数据编程到存储器单元阵列中的存储器单元中；读电压生成电路，被配置成生成读电压并将读电压提供到读电路；存储器电路，被配置成存储被使用来改变存储器单元阵列中的存储器单元的温度特性的信息；以及切换电路，被配置成根据被存储在存储器电路中的信息，切换由读电压生成电路生成的读电压的温度依赖性。
按照本发明的另一个方面，提供了非易失性半导体存储器器件的读数据方法，包括存储被使用来改变存储器单元阵列中的存储器单元的温度特性的信息；当进行读操作的存储器单元被访问时，根据所存储的、被使用来改变温度特性的信息设置读电压；以及根据设置的读电压改变存储器单元的阈值电压的温度特性并读出数据。
图1是显示NAND单元型EEPROM的示意性结构的框图，用于显示按照本发明的第一实施例的非易失性半导体存储器器件；图2是在图1所示的NAND单元型EEPROM中存储器单元阵列的等效电路图；图3A是显示从NAND单元型EEPROM的存储器单元阵列中提取的一个NAND单元部分的图案平面图；图3B是图3A的等效电路图，用于显示从NAND单元型EEPROM的存储器单元阵列中提取的一个NAND单元部分；图4A是沿图3A所示的图案的4A-4A线取的截面图；图4B是沿图3A所示的图案的4B-4B线取的截面图；图5是用于显示NAND单元的阈值电压的分布的图；图6是用于显示在位线的电阻(薄层电阻)与设计规则(位线的宽度)之间的关系的图；图7是用于显示在图1所示的NAND单元型EEPROM中读电压生成电路的概念图；图8A是显示图7所示的电路的具体的结构例子和显示生成与温度成比例变化的电流的电流生成电路的电路图；图8B是显示图7所示的电路的具体的结构例子和显示生成与温度无关的电流的恒定电流生成电路的电路图；图9是显示生成参考电位的带隙参考电路的电路图；图10是显示得到与温度成比例变化的电流和与温度无关的电流的和值/差值的电路的图；图11A是显示生成与温度无关的恒定的电流的电路的图，用于显示图8A和8B所示的电流生成电路的另一个结构例子；图11B是显示生成随温度上升而减小的电流的电路的图，用于显示图8A和8B所示的电流生成电路的另一个结构例子；图12A是显示图11A的电路生成的、与温度无关的恒定的电流和由图11B的电路生成的、随温度上升而减小的电流的电流彼此相加减的相加/相减电路的图，用于显示其中生成具有相同的温度依赖性的各种电压的情形；
图12B是显示图11A的电路生成的、与温度无关的恒定的电流和由图11B的电路生成的、随温度上升而减小的电流彼此相加减的DC-DC变换电路的图，用于显示其中生成具有相同的温度依赖性的各种电压的情形；图13A是显示图11A的电路生成的、与温度无关的恒定的电流和由图11B的电路生成的、随温度上升而减小的电流的电流彼此相加减的相加/相减电路的图，用于显示其中生成具有相同的温度依赖性的各种电压的情形；图13B是显示图11A的电路生成的、与温度无关的恒定的电流和由图11B的电路生成的、随温度上升而减小的电流彼此相加减的DC-DC变换电路的图，用于显示其中生成具有相同的温度依赖性的各种电压的情形；图14A是显示图11A的电路生成的、与温度无关的恒定的电流和由图11B的电路生成的、随温度上升而减小的电流的电流彼此相加减的相加/相减电路的图，用于显示其中生成具有相同的温度依赖性的各种电压的情形；图14B是显示图11A的电路生成的、与温度无关的恒定的电流和由图11B的电路生成的、随温度上升而减小的电流彼此相加减的DC-DC变换电路的图，用于显示其中生成具有相同的温度依赖性的各种电压的情形；图15是显示由图12A，12B到图14A，14B所示的电路生成的电位的输出电压温度特性的图；图16是用于显示在四值存储器单元的阈值电压的分布与由图12A，12B到图14A，14B所示的电路生成的电位之间的关系的图；图17是显示图8A所示的、生成与温度成比例变化的电流的电流生成电路的另一个结构例子的电路图；图18A是显示适用于图8A，8B，9和17所示的电路中的运算放大器的第一例电路结构的电路图；图18B是显示适用于图8A，8B，9和17所示的电路中的运算放大器的第二例电路结构的电路图；图19是显示图7，10到14所示的电路的修改方案的电路图；图20是显示图6，10到14所示的电路的修改方案的电路图；图21是显示图20所示的电路中的提升器电路的结构例子的电路图；图22是显示图20所示的电路中的提升器控制电路的结构例子的电路图；图23是显示图10所示的电压生成电路的修改方案的电路图；图24是显示图10所示的电压生成电路的另一种修改方案的电路图；图25是显示图10所示的电压生成电路的另一种修改方案的电路图；图26是显示可变电阻的结构例子的电路图；图27是显示存储器单元晶体管的漏极电流-栅极电压特性的图；以及图28是显示四值存储器单元的阈值电压的分布的图。
具体实施例方式图1是显示NAND单元型EEPROM的示意性结构的框图，用于显示按照本发明的第一实施例的非易失性半导体存储器器件。
NAND单元型EEPROM包括存储器单元阵列21、数据电路22、行解码器23、列解码器24、地址缓存器25、I/O传感放大器26、数据输入/输出缓存器27、衬底电位控制电路28、读电压生成电路29、Vread提升器电路30、Vpgm提升器电路31、Vpass提升器电路32、控制栅(CG)驱动器33、存储器电路34和切换电路35。
在存储器单元阵列21中，存储器单元被排列成矩阵形式。数据电路22临时存储程序数据和读出数据。行解码器23解码从地址缓存器25提供的行地址信号，以选择在存储器单元阵列21中提供的一条字线。列解码器24解码从地址缓存器25提供的列地址信号，以选择在存储器单元阵列21中提供的一条位线。地址缓存器25被提供以地址信号Add。I/O传感放大器26传感和放大从存储器单元阵列21的存储器单元读出并被临时存储在数据电路22中的数据或把要被编程到存储器单元阵列21的存储器单元中的数据提供到数据电路22。数据输入/输出缓存器27把被输入到它的程序数据DIN提供到I/O传感放大器26或输出由I/O传感放大器26传感和放大的读出数据DOUT。衬底电位控制电路28控制存储器单元阵列21的衬底电位。
读电压生成电路29生成读电压，该读取电压在读时间加到选择的字线上。Vread提升器电路30生成电压Vread，在读时间加到未选择的字线上。Vpgm提升器电路31生成电压Vpgm，该电压Vpgm在写(程序)时间加到选择的字线上。Vpass提升器电路32生成电压Vpass，该电压Vpass在写时间加到未选择的字线上。控制栅驱动器(CG驱动器)33被提供以读电压生成电路29、Vread提升器电路30、Vpqm提升器电路31、Vpass提升器电路32的输出电压。控制栅驱动器33起到切换电路的作用，它有选择地经由行解码器23传送读电压、电压Vread、电压Vpgm和电压Vpass到存储器单元阵列21的字线。虽然图上未示出，还提供了生成擦除电压的提升器电路。
存储器电路34配置有例如熔丝单元，通过使用激光器流或电流有选择地熔化熔丝单元，信息被编程在其中。替换地，它可以配置有可重写的ROM熔丝，其中可以通过使用从外部提供的信号或命令而重写信息，或可以利用在存储器单元阵列21中的贮存区域的部分。因此，被使用来改变(补偿)存储器单元阵列21中的存储器单元的温度特性的信息被存储在存储器电路34。而且，在存储器电路34中，存储分别对应于从传感点到存储器单元阵列21中的存储器单元的距离(位线的连线电阻或连线长度)的信息项，例如列地址。切换电路35根据被存储在存储器电路34中的信息来控制读电压生成电路29，以切换由读电压生成电路29生成的读电压的温度依赖性。
图2是在图1所示的NAND单元型EEPROM中存储器单元阵列21的等效电路图。
控制栅线CG1，CG2，...，CG8、选择栅线SG1，SG2和源极线SL沿行方向排列，以及位线BL1，BL2，...，BLm沿列方向排列。存储器单元(存储器单元晶体管)M1，M2，...，M8的控制栅分别被连接到控制栅线CG1，CG2，...，CG8以及第一和第二选择晶体管S1，S2的栅极分别被连接到选择栅线SG1，SG2。存储器单元M1，M2，...，M8和第一与第二选择晶体管S1，S2的电流路径被串联连接在位线BL(BL1，BL2，...，BLm)与源极线SL之间。源极线SL经由例如在每64位线BL一个的部分中的触点被连接到由铝(Al)、多硅等等形成的参考电位(Vs)连线。参考电位连线被连接到外围电路。
通常，被连接到一条控制栅线CGn(n＝1，2，...，8)的一组存储器单元Mn被称为一页，以及被夹在被提供在漏极侧和源极侧上的一对选择晶体管S1和S2之间的由虚线表示的一组页被称为一个NAND块或简称为一块。例如，一页配置有256字节(256×8)的存储器单元。一页的存储器单元基本上同时被编程。一个块例如配置有2048字节(2048×8)的存储器单元。一个块的存储器单元基本上同时被擦除。
图3A和3B是显示从NAND单元型EEPROM的存储器单元阵列中提取的一个NAND单元部分的图案平面图和等效电路图。图4A，4B是沿图3A所示的图案的4A-4A线和4B-4B线取的截面图。
存储器单元阵列被形成在p型半导体衬底(例如，硅衬底)中形成的单元n型阱区域的单元p型阱区域中。在由元素隔离氧化膜12包围的单元p型阱区域(或p型硅衬底)11中，形成配置有多个NAND单元的存储器单元阵列。
NAND单元被配置成串联连接多个具有n沟道MOSFET结构的存储器单元，所述n沟道MOSFET结构具有被用作为电荷贮存层的浮动栅和互相堆叠的控制栅，以及由相邻的存储器单元共同使用的源极或漏极。串联连接的存储器单元被用作为一个单元并被连接到相应的一条位线BL。
下面对一个NAND单元更集中地说明。在本例中，8个存储器单元M1，M2，...，M8被串联连接、以构成一个NAND单元。8个存储器单元M1，M2，...，M8的每个通过在单元p型阱区域11上形成浮动栅14(141，142，143，...148)并在其间布置栅极绝缘薄膜13以及在浮动栅14上形成控制栅16(161，162，163，...168)并在其间布置绝缘薄膜15而被形成。存储器单元被串联连接，而每个n型扩散层19(191，192，193，...198)，作为存储器单元的源极或漏极，被相邻的存储器单元共同使用。
第一与第二选择晶体管S1和S2被提供在NAND单元的漏极侧和源极侧。选择晶体管S1和S2具有第一选择栅149，169和第二选择栅1410，1610，它们与形成存储器单元的浮动栅和控制栅同时被形成。选择栅149，169在一个区域(未示出)中被互相电连接，第二选择栅1410，1610在一个区域(未示出)中被互相电连接，选择栅被用作为选择晶体管S1和S2的栅极。
其上形成元件的衬底的上表面被覆盖以CVD氧化膜17，以及位线18被安排在氧化膜上。NAND单元的控制栅161，162，163，...168被连续地形成在行方向，它们在同一个NAND块中被共同使用并用作为控制栅线CG1，CG2，...，CG8。控制栅线被用作为字线。选择栅149，169和1410，1610也被连续地形成在行方向以及用作为选择栅线SG1，SG2。
图5显示NAND单元的存储器单元M1，M2，...，M8的阈值电压的分布。在本例中，“0”相应于编程状态以及“1”相应于擦除状态。
通过以上的结构，在数据读时间，位线BL被预先充电到电源电压Vcc，然后被设置为电浮动状态，并且被连接到所选择的存储器单元的控制栅被设置为0伏。而且，被连接到除了所选择的存储器单元以外的存储器单元的选择栅线和控制栅线被设置为从Vread提升器电路30输出的电压Vread(例如，3.5伏)并且源极线SL被设置为0伏。然后，通过根据位线电位的变化检测电流是否流入所选择的存储器单元而读出数据。也就是，由于如果被编程到存储器单元中的数据是“0”(存储器单元的阈值电压Vth＞0)，存储器单元被设置为关断状态，位线被保持在预先充电的电位。另一方面，如果被编程的数据是“1”(存储器单元的阈值电压Vth＜0)，则存储器单元被设置为导通状态，并且位线电位从预先充电的电位降低ΔV。因此，通过使用传感放大器检测位线上的变化而从存储器单元读出数据。
而且，在数据写时间，按照要被编程的数据，0伏(“0”编程)或电源电压Vcc(“1”编程)被加到位线BL。被连接到把NAND单元连接到位线BL的选择晶体管S1的选择栅线SG1被设置为Vcc，被连接到把NAND单元连接到源极线SL的选择晶体管S2的选择栅线SG2被设置为0伏。在这时，0伏被传送到其中要被编程“0”的存储器单元的沟道。由于在“1”编程的情形下选择晶体管S1被关断，其中要被编程“1”的存储器单元的沟道的电位被设置为(Vcc-Vthsg)(Vthsg是选择晶体管的阈值电压)，并且被设置为电浮动状态。替换地，当位于比要被编程的存储器单元更加靠近位线的存储器单元的阈值电压等于正的电压Vthcell时，存储器单元的沟道电位被设置为(Vcc-Vthcell)。
此后，提升的编程电位Vpgm(＝约20伏)被加到被连接到所选择的存储器单元的控制栅线，中间的电位Vpass(＝约10伏)被加到被连接到其它未选择的存储器单元的控制栅线。结果，由于在数据“0”的时间，沟道电位是0伏，所以高电压被加在所选择的存储器单元的浮动栅与衬底之间，电子经由隧道从衬底注入到浮动栅以向正方向改变阈值电压。在数据“1”的时间，被设置在浮动状态的沟道的电位通过与控制栅的电容耦合被设置为中间电位并且没有电子被注入。
在NAND单元型EEPROM的写操作中，执行验证读操作，以检验在施加编程脉冲后编程操作是否满意地执行。在验证读操作中确定编程操作未满意地执行的情形下，对于存储器单元再次执行编程操作。在验证读操作中，执行与以上的读操作相同的操作，除了所选择的控制栅线不被设置为0伏而被设置为如图5所示的电位Vvfy(例如，0.5伏)。控制栅线被设置为高于0伏的电位Vvfy的原因是通过把存储器单元编程为足够高的阈值电压而得到读操作的足够的操作余量。
数据擦除操作对于每个块单元基本上同时执行。也就是，要进行擦除操作的块的所有的控制栅线被设置为0伏，然后提升的电位Vera(约20伏)被加到单元p型阱区域和单元n型阱区域。不要进行擦除操作的块的控制栅线的电位通过与单元p型阱区域的电容耦合从被设置在浮动状态的电位被提升到电位Vera。结果，在要进行擦除操作的块中存储器单元的浮动栅中的电子被放电到单元p型阱区域以向负的方向改变阈值电压。在不要进行擦除操作的块中，由于控制栅线和单元p型阱区域被设置为提升的电压Vera，所以不执行擦除操作。
在本实施例中，在读操作或验证读操作时，当要从其中读出数据的存储器单元被访问时，从读电压生成电路29输出的读电压的温度依赖性由切换电路35根据被存储在存储器电路34中的数据而设置，以便改变温度特性和对应于从传感点到进行读操作的存储器单元的距离的信息(例如，列地址)。然后，具有这样设置的温度依赖性的读电压被加到被连接到进行读操作的存储器单元的控制栅线(字线)，以便读出数据。
通过这样按照从传感点到存储器单元阵列21的存储器单元的距离改变从读电压生成电路29输出的读电压的温度依赖性(被加到所选择的存储器单元的控制栅的电压)，可以补偿随温度变化而改变的、流入存储器单元的电流。
因此，具有最高的阈值电压的存储器单元的阈值电压被降低，以使得存储器单元的阈值电压的分布变窄，结果，可以增强数据保持特性。
如图6所示，预期当设计规则(design rule)(位线的宽度)变得更小，约为90nm，70nm，55nm时，位线BL的电阻(薄层电阻)快速地变得更高。例如，在铜(Cu)线中形成SiN或SiCN的阻挡膜，以防止铜渗出。在铝(Al)线的情形下，必须形成Ti或TiN的阻挡膜。由于为了使得阻挡膜执行初始设计的功能，需要预先设置的膜厚度，所以对于阻挡膜的变薄操作有物理限制。所以，即使连线本身的宽度可以变窄，但阻挡膜的薄厚度仍旧不能做得很小。而且，如果位线用波纹结构形成以便增强集成密度，则当位线宽度变为更小时沟槽的高宽比变为更大，并且制造过程变得困难。所以，必须把位线做得很薄。
根据上述理由，位线宽度与薄层电阻之间的关系不是线性的，薄层电阻随位线宽度的减小快速地增加，如图6所示。
结果，如果当位线由铝线形成时，设计规则被设置为等于90nm或更小，则存储器单元电流按照离传感点的距离显著地变化。在铜连线的情形下，如果设计规则被设置为等于70nm或更小，则存储器单元电流按照离传感点的距离显著地变化。
所以，在其中在铝线的情形下设计规则被设置为90nm或更小和在铜线的情形下设计规则被设置为70nm或更小的非易失性存储器器件中，流入存储器单元的电流随温度变化而变化，并且阈值电压的分布的变化可以通过使得读电压的温度依赖性按照从传感点到存储器单元阵列21的存储器单元的距离改变，而被有效地补偿。
在以上的说明中，作为例子说明了其中在写验证读操作期间设置的字线电压的温度特性按照列地址而改变的情形。然而，使得存储器单元阵列21的存储器单元的温度特性改变的信息和在存储器单元阵列21中的块地址和平面被存储在存储器电路34，以及从读电压生成电路29输出的读电压的温度依赖性可以通过使用切换电路35根据以上的信息项进行切换。
因此，由诸如在单个芯片中连线被密集地和粗略地安排的区域那样的外围部分的图案的差别造成的存储器单元的温度特性的变化可以通过存储存储器单元阵列21中的块地址和平面以及考虑相对于周围的环境的关系而进行补偿。
当然，由温度变化造成的流入存储器单元的电流的变化，除了平面和块地址以外，还可以通过存储列地址和考虑离传感点的距离而更有效地被补偿。
另外，存储器单元阵列21的存储器单元可被划分成具有不同的温度依赖性的多个组，以及使得存储器单元阵列21的存储器单元的温度特性改变的信息和被使用来识别在多个存储器单元组中访问的存储器单元所属的存储器单元组的信息可被存储在存储器电路34。然后，从读电压生成电路29输出的读电压的温度依赖性可以通过使用切换电路35根据以上的信息项进行切换。
因此，存储器单元的温度特性的变化可以对于具有不同的温度依赖性的每个想要的存储器单元组进行补偿。
另外，使得存储器单元阵列21的存储器单元的温度特性改变的信息和在晶片中形成非易失性半导体存储器器件的芯片的位置的信息可被存储在存储器电路34。然后，从读电压生成电路29输出的读电压的温度依赖性可以通过使用切换电路35根据以上的信息项进行切换。
因此，由于周围的环境的差别，以及取决于其中形成芯片的晶片的位置，例如取决于晶片的中心部分和外围部分的曝光装置的光学系统的像差和失真，引起的蚀刻速率的差别造成的存储器单元的温度特性的变化可以被补偿。
通过有选择地组合第一实施例和修改方案1到3，存储器单元的温度特性的变化可以根据各种信息项被精细地补偿。
图7是用于显示在图1所示的NAND单元型EEPROM中读电压生成电路29的概念图。
读电压生成电路29包括电流源1，2，分别生成与温度无关的恒定的电流；电流源3，4，生成与温度变化成比例地变化的电流；P沟道MOS晶体管PA1，PA2；N沟道MOS晶体管NA1，NA2；和电阻Rout。读电压生成电路29按照由切换电路35根据被存储在存储器电路34中的信息生成的使能信号EN1b，EN2，EN3b，EN4，设置输出电压Vout的温度依赖性。
电流源1和MOS晶体管PA1被串联连接在电源节点Vcc与输出端5之间，以及使能信号EN1b被提供到MOS晶体管PA1的栅极。MOS晶体管NA1和电流源2被串联连接在输出端5与接地节点GND之间，以及使能信号EN2被提供到MOS晶体管NA1的栅极。而且，电流源3和MOS晶体管PA2被串联连接在电源节点Vcc与输出端5之间，以及使能信号EN3b被提供到MOS晶体管PA2的栅极。MOS晶体管NA2和电流源4被串联连接在输出端5与接地节点GND之间，以及使能信号EN4被提供到MOS晶体管NA2的栅极。用作为电流/电压转换器的电阻Rout被连接在输出端5与接地节点GND之间。在本例中，作为电流/电压转换器使用了电阻，但也可以使用例如MOS晶体管。
在本例中，流入电流源1的与温度无关的电流被定义为I1，流入电流源2的与温度无关的电流被定义为I2，流入电流源3的与温度成比例地变化的电流被定义为I3，流入电流源4的与温度成比例地变化的电流被定义为I4，流过电阻Rout的电流被定义为Iout。
接着，说明具有以上结构的读电压生成电路29的操作。
(1)设置正的温度特性的情形使能信号EN1b，EN2，EN3b，EN4被设置为低的。结果，MOS晶体管PA1，PA2被设置为导通状态，MOS晶体管NA1，NA2被设置为关断状态，这样，流过电阻Rout的电流Iout可被表示为下式。
Iout＝I1+I3结果，输出电压Vout被表示为下式。
Vout＝Rout×Iout＝Rout×(I1+I3)也就是，输出电压被设置为相对于电压(Rout×I1)，与温度成比例地变化的电压。
替换地，使能信号EN3b，EN4可被设置为低的和使能信号EN1b，EN2可被设置为高的。这样，流过电阻Rout的电流Iout被表示为如下。
Iout＝I3-I2结果，输出电压Vout被表示为下式。
Vout＝Rout×Iout＝Rout×(I3-I2)另外，在这种情形下，输出电压被设置为相对于想要的电压值，随温度上升而增加的电压。
(2)设置负的温度特性的情形使能信号EN1b，EN2被设置为低的以及使能信号EN3b，EN4被设置为高的。结果，由于MOS晶体管PA1，NA2被设置为导通状态和MOS晶体管NA1，PA2被设置为关断状态，流过电阻Rout的电流Iout可被表示为下式。
Iout＝I1-I4结果，输出电压Vout被表示为下式。
Vout＝Rout×Iout＝Rout×(I1-I4)也就是，输出电压被设置为相对于电压(Rout×I1)，与温度成比例地减小的电压。
(3)消除温度依赖性的情形使能信号EN1b，EN2，EN4被设置为低的以及使能信号EN3b被设置为高的。结果，由于MOS晶体管PA1被设置为导通状态和MOS晶体管NA1，NA2，PA2被设置为关断状态，流过电阻Rout的电流Iout可被表示为下式。
Iout＝I1结果，输出电压Vout被表示为下式。
Vout＝Rout×Iout＝Rout×I1也就是，输出电压不依赖于温度。
因此，用于设置正的温度特性的电压、用于设置负的温度特性的电压、和被使用来消除温度依赖性的电压被选择地设置为按照从传感点到访问的存储器单元的距离、访问的存储器单元所属的具有不同的温度依赖性的多个存储器单元组中的一个；形成非易失性半导体存储器器件的晶片的位置等等改变(例如，补偿)存储器单元的温度依赖性。
接着详细地说明读电压生成电路29的具体的电路例子。图8A显示生成与温度成比例变化的电流的电流生成电路。电路包括运算放大器OP1，P沟道MOS晶体管TP1到TP3，N沟道MOS晶体管TN1，电阻R2和二极管D3、D4。电位Va加到运算放大器OP1的非反相输入端(-)，以及电位Vb加到它的非反相输入端(+)。运算放大器OP1的输出端被连接到MOS晶体管TP1到TP3的栅极。MOS晶体管TP1、TP2的源极被连接到电源节点Vcc，MOS晶体管TP1的漏极被连接到二极管D3的阳极，MOS晶体管TP2的漏极被连接到电阻R2的一端。二极管D3的阴极被连接到接地端GND，以及在二极管D3的阳极端的电位Va被提供到运算放大器OP1的反相输入端(-)。电阻R2的另一端被连接到N个二极管D4的阳极以及二极管D4的阴极被连接到接地节点GND。在电阻R2的一端的电位Vb被提供到运算放大器OP1的非反相输入端(+)。
MOS晶体管TP3的源极被连接到电源节点Vcc，它的漏极被连接到MOS晶体管TN1的漏极和栅极。MOS晶体管TN1的源极被连接到接地节点GND。运算放大器OP1的输出端的电位作为V1被输出，以及MOS晶体管TP3和TN1的漏极的公共连接节点的电位作为V2被输出。
通过以上结构，电位V1由运算放大器OP1控制，以便设置电位Va等于电位Vb。这时，流过电阻R2的电流I10可被表示为下式。
I10＝(VT/R2)×1nN...(1)其中VT＝kT/q(k是波尔茨曼常数，q是电子电荷量以及T是绝对温度)。正如从公式(1)清楚地看到的，电流I10随绝对温度T成比例地变化。而且，电流I10是与电源电压Vcc和MOS晶体管的阈值电压无关的稳定的电流。
图8B显示生成与温度无关的电流的恒定电流生成电路。电路包括运算放大器OP2，P沟道MOS晶体管TP4、TP5，N沟道MOS晶体管TN2和电阻R3。参考电位Vref加到运算放大器OP2的反相输入端(-)，以及它的输出端被连接到MOS晶体管TP4、TP5的栅极。MOS晶体管TP4的源极被连接到电源节点Vcc，以及它的漏极被连接到运算放大器OP2的非反相输入端(+)和电阻R3的一端。电阻R3的另一端被连接到接地节点GND。
而且，MOS晶体管TP5的源极被连接到电源节点Vcc，以及它的漏极被连接到MOS晶体管TN2的漏极和栅极。MOS晶体管TN2的源极被连接到接地节点GND。运算放大器OP2的输出端的电位作为V3被输出，以及MOS晶体管TP5、TN2的漏极的公共连接点的电位作为V4被输出。
参考电位Vref是与MOS晶体管的阈值电压、温度、电源电压Vcc无关的电压，以及它例如由如图9所示的带隙参考电路生成。该电路是在Banba等，VLSI Symposium 98 Digest of Technical Papers(VLSI会议98技术论文摘要)，pp.228-229中描述的。参考以上文件，学习电路的详细内容。流过图8B的电路的电阻R3的电流I20被表示为下式。
I20＝Vref/R3由于Vref是与温度无关的，电流I20变为与MOS晶体管的阈值电压、温度、电源电压等无关的稳定的电流。
图10显示得到在与温度成比例变化的电流和与温度无关的电流之间的和值或差值的电路。电流源1中的P沟道MOS晶体管Wp11到Wp16的栅极电位被设置为等于由恒流源(图8B)生成的与温度无关的电位V3。结果，电流源1提供与温度无关的电流I1。电流I1的幅度由在电流源1中被设置为导通状态的MOS晶体管的沟道宽度的和值确定。例如，如果仅仅使能信号EN1b1被设置为低，以及其它的使能信号EN1b2，EN1b3，...，EN1b6被设置为高，则可以得到由下式表示的电流I1。
I1＝(Wp11/Wp2)×I20＝(Wp11/Wp2)×(Vref/R3)而且，如果使能信号EN1b1、EN1b2、EN1b3被设置为低，以及其它的使能信号EN1b4、EN1b5、EN1b6被设置为高，则可以得到由下式表示的电流I1。
I1＝[(Wp11+Wp12+Wp13)/Wp2]×I20＝(Wp11+Wp12+Wp13)/Wp2]×(Vref/R3)
因此，与温度无关的、想要的值的电流可以通过把EN1b1，EN1b2，EN1b3，...，EN1b5，EN1b6有选择地切换到高/低而被提供。
类似地，由图8B所示的电路生成的电位V4被输入到电流源2的N沟道MOS晶体管Wn21到Wn26，以便把与温度无关的电流I2放电到接地节点GND。电流I2的幅度由在电流源2中被设置为导通状态的MOS晶体管的沟道宽度的和值确定。例如，如果仅仅使能信号EN21被设置为高以及其它的使能信号EN22，EN23，...，EN26被设置为低，则可以得到由下式表示的电流I2。
I2＝(Wn21/Wn2)×I20＝(Wn21/Wn2)×(Vref/R3)而且，如果使能信号EN22，EN23被设置为高以及其它的使能信号EN21，EN24，EN25，EN26被设置为低，则可以得到由下式表示的电流I2。
I2＝[(Wn22+Wn23)/Wn2]×I20＝(Wn22+Wn23)/Wn2]×(Vref/R3)因此，与温度无关的、想要的值的电流可以通过把EN21，EN22，EN23，...，EN25，EN26有选择地切换到高/低而被提供。
由于电流源3中的P沟道MOS晶体管Wp31到Wp35的栅极电位被设置为等于由恒流源(图8A)生成的和与温度成比例地变化的电位V1，电流源3提供与温度成比例变化的电流I3。电流I3的幅度由在电流源3中被设置为导通状态的MOS晶体管的沟道宽度的和值确定。例如，如果仅仅使能信号EN3b1被设置为低，以及其它的使能信号EN3b2，EN3b3，...，EN3b5被设置为高，则可以得到由下式表示的电流I3。
I3＝(Wp31/Wp1)×I10＝(Wp31/Wp1)×(VT/R2)×1nN而且，如果使能信号EN3b1，EN3b2被设置为低以及其它的使能信号EN3b3，EN3b4，EN3b5被设置为高，则可以得到由下式表示的电流I3。
I3＝[(Wp31+Wp32)/Wp1]×I10＝(Wp31+Wp32)/Wp1]×(VT/R2)×1nN因此，与温度成比例地变化的、想要的值的电流可以通过把EN3b1，EN3b2，...，EN1b5有选择地切换到高/低而被提供。
类似地，由图8A所示的电路生成的电位V2被输入到电流源4的N沟道MOS晶体管Wn41到Wn45，以便放电与温度成比例地变化的电流I4。电流I4的幅度由在电流源4中被设置为导通状态的MOS晶体管的沟道宽度的和值确定。例如，如果仅仅使能信号EN41被设置为高的以及其它的使能信号EN42，EN43，...，EN45被设置为低，则可以得到由下式表示的电流I4。
I4＝(Wn41/Wn1)×I10＝(Wn41/Wn1)×(VT/R2)×1nN而且，如果使能信号EN41，EN42被设置为高以及其它的使能信号EN43，EN44，EN45被设置为低，则可以得到由下式表示的电流I4。
I4＝[(Wn41+Wn42)/Wn1]×I10＝(Wn41+Wn42)/Wn1]×(VT/R2)×1nN因此，与温度成比例地变化的、想要的值的电流可以通过把EN41，EN42，...，EN45有选择地切换到高/低而被提供。
接着，说明图8A，8B，9和10所示的电路的操作。
(1)设置正的温度特性的情形在图10的电路中，在电流源2，4中其栅极被提供以使能信号EN21，EN22，EN23，...，EN26和使能信号EN41，EN42，EN43，...，EN45的所有的MOS晶体管，通过设置以上的使能信号为低而被关断。而且，在电流源1，3中其栅极被提供以使能信号EN1b1，EN1b2，EN1b3，...，EN1b6和使能信号EN3b1，EN3b2，EN3b3，...，EN3b5的所有的MOS晶体管，通过设置以上的使能信号为低而被导通。结果，可以得到流过电阻Routput的由下式表示的电流Ioutput。
Ioutput＝I1+I3因此，输出电压Voutput被表示为如下。
Voutput＝Routput×Ioutput＝(I1+I3)×Routput也就是，输出电压Voutput被设置为相对于电压(Routput×I1)与温度成比例地变化的电压。Vout是电阻元件的比值的函数(例如，Rout/R2)。所以，即使电阻元件的电阻按照处理过程中的波动和温度变化被改变，输出电压Voutput也不变化。
如上所述，电流I1的值可以通过把使能信号EN1b1，EN1b2，...，EN1b5，EN1b6有选择地切换到高/低而进行各种改变。而且，电流I3的值可以通过把使能信号EN3b1，EN3b2，...，EN3b5有选择地切换到高/低而进行各种改变。结果，可以生成具有各种不同的正的温度特性和各种不同的值的电压Voutput。
替换地，在电流源1，4中其栅极被提供以使能信号EN1b1，EN1b2，EN1b3，...，EN1b6和使能信号EN41，EN42，EN43，...，EN45的所有的MOS晶体管可以通过设置以上的使能信号EN1b1，EN1b2，EN1b3，...，EN1b6为高以及通过设置以上的使能信号EN41，EN42，EN43，...，EN45为低而被关断。通过导通电流源2，3中的MOS晶体管，可以得到流过电阻Routput的由下式表示的电流Ioutput。
Ioutput＝I3-I2结果，输出电压Voutput被表示为如下。
Voutput＝Routput×Ioutput＝Routput×(I3-I2)另外，在这种情形下，由于电流I2，I3可以通过改变在电流源2，3中被设置为导通状态的MOS晶体管的沟道宽度的总和而被设置为各种不同的值，所以可以生成具有各种值和各种正的温度特性的电压Voutput。
(2)设置负的温度特性的情形在图10的电路中，在电流源2，3中其栅极被提供以使能信号EN21，EN22，EN23，...，EN26和使能信号EN3b1，EN3b2，EN3b3，...，EN3b5的所有的MOS晶体管，通过设置以上的使能信号EN21，EN22，EN23，...，EN26为低以及设置以上的使能信号EN3b1，EN3b2，EN3b3，...，EN3b5为高而被关断。而且，通过导通电流源1，4中的MOS晶体管，可以得到流过电阻Routput的、和由下式表示的电流Ioutput。
Ioutput＝I1-I4因此，输出电压Voutput被表示为如下。
Voutput＝Routput×Ioutput＝Routput×(I1-I4)也就是，输出电压Voutput被设置为相对于电压(Routput×I1)随温度上升而减小的电压。
如上所述，电流I1的值可以通过把使能信号EN1b1，EN1b2，...，EN1b5，EN1b6有选择地切换到高/低而进行各种改变。而且，电流I4的值可以通过把使能信号EN41，EN42，...，EN45有选择地切换到高/低而进行各种改变。结果，可以生成具有各种不同的负的温度特性和各种不同的值的电压Voutput。
(3)消除温度特性的情形在图10的电路中，在电流源2，3，4中其栅极被提供以使能信号EN21，EN22，EN23，...，EN26，使能信号EN3b1，EN3b2，EN3b3，...，EN3b5和使能信号EN41，EN42，EN43，...，EN45的所有的MOS晶体管，通过设置以上的使能信号EN21，EN22，EN23，...，EN26与使能信号EN41，EN42，EN43，...，EN45为低的和设置以上的使能信号EN3b1，EN3b2，EN3b3，...，EN3b5为高而被关断。而且，通过导通电流源1中的MOS晶体管，可以得到流过电阻Routput的由下式表示的电流Ioutput。
Ioutput＝I1因此，输出电压Voutput被表示为如下。
Voutput＝Routput×Ioutput＝Routput×I1也就是，输出电压Voutput变为与温度无关的。
如上所述，电流I1的值可以通过把使能信号EN1b1，EN1b2，...，EN1b5，EN1b6选择地切换到高/低而进行各种改变。结果，可以生成具有各种不同的值的与温度无关的电压Voutput。
由于由图8A和8B所示的恒定电流生成电路生成的电流是与电源电压Vcc和MOS晶体管的阈值电压无关的，所以由图10所示的电路生成的输出电压Voutput被设置为与电源电压Vcc和MOS晶体管的阈值电压无关的稳定的电压。
图11A和11B是显示图8A和8B所示的电流生成电路的结构的另一个例子的电路图。
ACTIVE是运算放大器启动信号，它在工作期间被设置为Vdd(电源电压或芯片内电源电压)电平。Vref是由带隙参考电路生成的与温度无关的恒定电压(1伏)。图11A的电路生成与温度无关的恒定的电流Icon，以及图11B的电路生成与温度成比例地减小的电流Ivar。在图11A和11B上，由于电位VA被控制为使得被设置为等于参考电位Vref，可以得到如下表示的电流Icon。
Icon＝Vref/RA因此，电流Icon被设置为与温度无关的恒定的电流。而且，流过二极管D5的电流是恒定的。在这种情形下，电位VC随温度上升而成比例地降低。也就是，可以得到以下公式。
VC＝B1-B2×T其中B1，B2是常数。
由于电位VD被控制为使得连同电位VC一起被设置为恒定的，可以得到如下表示的电流Ivar。
Ivar＝VD/RD＝VC/RD＝C1-C2×T其中C1，C2是常数。
因此，与温度成比例地减小或增加的具有想要的值的电流可以通过加上或减去Icon和Ivar而得到。
在图11A和11B所示的电路中，当P沟道MOS晶体管QA，QB，QC，QD的沟道宽度/沟道长度的比值被设置为8/1，N沟道MOS晶体管QE的沟道宽度/沟道长度的比值被设置为10/1，电阻RA的电阻值被设置为40kΩ，电阻RC的电阻值被设置为10kΩ，和电阻RD的电阻值被设置为40kΩ时，电流Icon被设置为约为25μA。
而且，电阻RC在图11A的电路上可以被去除。电阻RC被插入用于增强电压VC，以使得P沟道MOS晶体管QC工作在饱和区域。
图12A，12B到图14A，14B是用于显示其中通过加/减由图11A和11B的电路生成的电流而生成具有相同的温度依赖性的各种电压的情形的电路图。在图11A，11B到图14A，14B上，Vcg10表示当图16的“10”状态被读出时的字线电压，Vcg00表示当“00”状态被读出时的字线电压，以及Vcg01表示当“01”状态被读出时的字线电压。图16显示当2比特(四值)数据被存储在一个存储器单元时阈值电压的分布。在这种情形下，“11”表示擦除状态，以及“10”，“00”，“01”，表示编程状态。
如图12A和12B所示，当P沟道MOS晶体管TH、TE的沟道宽度/沟道长度的比值被设置为16/2，负载电阻RL的电阻值被设置为91kΩ时，流过负载电阻RL的电流Ie3变为等于与Ivar成比例地变化的电流Ie1和与Icon成比例地变化的电流Ie2的和值(Ie3＝Ie1+Ie2)。在输出字线电压Vcg01的DC-DC转换器(图12B)中的电阻RM的电阻值被设置为3.3kΩ，电阻RN的电阻值被设置为6.7kΩ。
如图13A和13B所示，当P沟道MOS晶体管TH的沟道宽度/沟道长度的比值被设置为24/2，P沟道MOS晶体管TE的沟道宽度/沟道长度的比值被设置为16/2，负载电阻RL的电阻值被设置为73kΩ时，流过负载电阻RL的电流If3变为等于与Ivar成比例地变化的电流If1和与Icon成比例地变化的电流If2的和值(If3＝If1+If2)。在这种情形下，字线电压Vcg00被设置为Vcg00ref。
而且，如图14A和14B所示，当P沟道MOS晶体管TH的沟道宽度/沟道长度的比值被设置为80/2，N沟道MOS晶体管TB的沟道宽度/沟道长度的比值被设置为30/6，负载电阻RL的电阻值被设置为77.5kΩ时，流过负载电阻RL的电流Ig3变为等于在与Ivar成比例地变化的电流Ig1和与Icon成比例地变化的电流Ig2之间的差值(Ig3＝Ig1-Ig2)。在这种情形下，在输出字线电压Vcg10的DC-DC转换器(图14B)中的电阻RM的电阻值被设置为7.05kΩ，和电阻RN的电阻值被设置为2.95kΩ。
在图12A，12B到图14A，14B所示的电路中，电流加法器/减法器电路的输出电压Vcg01ref，Vcg00ref，Vcg10ref进行DC-DC转换，以生成电位Vcg01，Vcg00，Vcg10。电位Vcg01，Vcg00，Vcg10被有选择地加到存储器单元的字线。
以上的电位Vcg01ref，Vcg00ref，Vcg10ref，Vcg01，Vcg00，Vcg10的输出电压/温度特性被显示于图15。正如从图15清楚地看到的，全部电位Vcg01，Vcg00，Vcg10呈现相同的温度依赖性。由于存储器单元的阈值电压的温度特性在“10”，“00”，“01”时是相同的，在所有的状态“10”，“00”，“01”下存储器单元的阈值电压的温度依赖性可以由电压生成电路进行补偿。在这种情形下，电位Vcg01ref，Vcg00ref，Vcg10ref被设置为0.7到1.01伏的窄的范围，如图15所示。也就是，在图12A到14A所示的电路中，由于其栅极被提供以电位VH，VE，VB的MOS晶体管TH，TE，TB总是被设置在饱和区域，可以达到稳定的工作。
图17显示图8A所示的、生成与温度成比例地变化的电流的电流生成电路的另一个结构例子。而且，图18A和18B每个显示适用于图8A，8B，9和17所示的每个电路中的运算放大器的电路结构。
在图17所示的电路中，电阻Ra2，Ra1被串联连接在图8A所示的电路中二极管D3的阳极与接地节点GND之间，以及电阻Ra2和Ra1的连接节点的电位Va’被提供到运算放大器OP1的反相输入端(-)。而且，电阻Rb2，Rb1被串联连接在MOS晶体管TP2的漏极与接地节点GND之间，电阻Rb2和Rb1的连接节点的电位Vb’被提供到运算放大器OP1的非反相输入端(+)。也就是，加到运算放大器OP1的输入电位通过电阻性分压被降低。
如图18A和18B所示，运算放大器OP1包括P沟道MOS晶体管TO1，TO2和N沟道MOS晶体管TO3到TO5，并且它用作为差分放大器。输入电位Va’，Vb’分别被提供到MOS晶体管TO3，TO4的栅极，差分放大信号(电位V1)从MOS晶体管TO3和TO4的漏极的公共连接点输出。
在图17上，如果相加的电阻的电阻比被设置为Ra2/Ra1＝Rb2/Rb1，则当VA’＝VB’时VA＝VB。在这种情形下，由于运算放大器OP1的输入电位可被降低，当运算放大器OP1例如具有如图18A和18B所示的电路结构时，它的灵敏度可以提高。
图19显示以上说明的电压生成电路的修改方案，并且显示放大和输出图10所示的电路的输出电压Voutput的放大器电路。在图7和图11A，11B到14A，14B所示的电路的情形下，Vcg01，Vcg00，Vcg10被输入到图19和20的Voutput。电路由运算放大器OP3和P沟道MOS晶体管TR配置。输出电压Voutput被提供到运算放大器OP3的反相输入端(-)，运算放大器P3的输出端被连接到MOS晶体管TR的栅极。MOS晶体管TR的源极被连接到电源节点Vcc，它的漏极被连接到运算放大器OP3的非反相输入端(+)。与Voutput相同的输出电压Vout1由MOS晶体管TR的漏极输出。
通过这样提供放大器电路，电流供给能力可被增强。
当需要高于电源电压Vcc的输出电压Voutput时，可以提升图20所示的运算放大器OP3的输出电压。也就是，运算放大器OP3的输出电压VXXFLAG被提供到提升器控制电路202，提升器控制电路202的输出被提供来控制提升器电路201。电阻Rs1和Rs2被串联连接在提升器电路201的输出端与接地节点GND之间，电阻的连接节点被连接到运算放大器OP3的非反相输入端(+)。因此，高于电源电压Vcc的输出电压Voutput从提升器电路201的输出端被输出。
例如，如图21所示，提升器电路201包括N沟道MOS晶体管Q71到Q75，它们被串联连接在其上被施加电源电压Vcc的电源端与输出端之间，以及具有一侧电极的泵浦电容器C11到C14分别被连接到MOS晶体管的连接节点。时钟信号被提供到奇数电容器C11，C13的其它电极，以及与时钟信号互补的时钟信号b被提供到偶数电容器C12，C14的其它电极。因此，每个电容器的电荷贮存操作和沿一个方向的电荷传送操作被重复执行，以得到高于电源电压Vcc的输出电压Vouts。
提升器控制电路202生成互补的信号，b，并且包括环形振荡器，所述振荡器例如由如图所示的NAND门G1、反相器INV10到INV14和电容器C1到C5构成。振荡器使能信号OSCE被输入到NAND门G1的第一输入端，以及当振荡器信号OSCE被设置为高时允许振荡。图20所示的运算放大器OP3的输出电压VXXFLAG经由反相器INV10被提供到NAND门G1的第二输入端。信号VXXFLAG通常被设置为低，并且被用作为启动或阻止提升操作的控制信号。反相器INV14的输出信号被反馈到NAND门G1的第三输入端。
信号VXXFLAG被设置为低，并且提升器电路201连续执行提升操作，直至在图20的电路中输出电压Vouts达到由下式表示的值为止。
Vouts＝[(Rs1+Rs2)/Rs2]×Voutput然后，当输出电压Vouts达到以上的值时，信号VXXFLAG被设置为高，并且提升操作被终结。
因此，输出电压Vouts被设置为由以上公式表示的值。如上所述，由于输出电压Voutput被设置为呈现各种不同的温度依赖性，通过提升电压而得到的输出电压Vouts也呈现各种不同的温度依赖性。
电压生成电路可被不同地修改。例如，如图23所示，如果在图10的电路中省略电流源4并提供电流源1，2，3，则可以得到具有各种电压值和呈现如前说明的各种不同的正的温度特性的电压生成电路。而且，如在项(1)中说明的，仅仅提供电流源1和3或仅仅提供电流源3和2，可以得到具有各种电压值和呈现各种不同的正的温度特性的电压生成电路。
而且，如图24所示，如果提供电流源1，4，则可以得到具有各种电压值和呈现各种不同的负的温度特性的电压生成电路。
另外，如果如图25所示只提供电流源1，则可以得到具有各种电压值的与温度无关的电压生成电路。
如上所述，在图10所示的电路中，输出电压Voutput的绝对值可以通过改变在每个电流源中被设置为导通状态的MOS晶体管的沟道宽度的总和而被调节。例如，当输出电压由于对于每个芯片的电阻元件的电阻值变化而波动时，可以根据被存储在存储器电路34中的信息或例如从外部输入的信号或命令把使能信号ENb1，ENb2，...，EN1b5，EN1b6和使能信号EN21，EN22，...，EN25，EN26等等切换到高/低，以调节输出电压Voutput的值。
而且，输出电压Voutput的温度依赖性例如可以通过改变在每个电流源中被设置为导通状态的MOS晶体管的沟道宽度的总和而被调节。例如，当需要对于每个芯片调节输出电压Voutput的温度依赖性时，由于在读时间存储器单元的电流(单元电流)对于每个芯片是变化的，可以根据被存储在存储器电路34中的信息或例如从外部输入的信号或命令把使能信号EN3b1，EN3b2，...，EN3b5，EN3b6和使能信号EN41，EN42，...，EN45，EN46等等切换到高/低，以调节输出电压Voutput的温度依赖性。
当然可能在图23到25所示的电路的输出端处提供图19和20所示的结构。
通过以上的结构，在电压生成电路中，三个特性，即正的温度特性、负的温度特性、和没有温度依赖性的特性，可以按照使能信号EN1b，EN2，EN3b，EN4被有选择地切换。因此，以上的特性可以按需要被有选择地使用。
正的温度特性、负的温度特性、和没有温度依赖性的特性的组合基本上被确定来补偿存储器单元的温度依赖性，并且它的信息被存储在存储器电路34中。
正的温度特性、负的温度特性、和没有温度依赖性的特性，不限于以上说明的情形，以及可以应用各种结构。例如，在图7所示的电路中的电流源1，2，3，4的输出电流I1，I2，I3，I4可被改变。所以，可以使在图8A和8B所示的电路中MOS晶体管TP1，TP2，TP3，TN1，TP4，TP5，TN2的尺度(沟道长度/沟道宽度比，尤其是，沟道宽度)可变，并且电阻R2，R3例如可以由可变电阻制成。当然，可以使MOS晶体管TP1，TP2，TP3，TN1，TP4，TP5，TN2的沟道宽度可变，以及电阻R2，R3可以由可变电阻制成。
例如，如图26所示，可变电阻可以由具有不同的电阻值的电阻R4，R5，R6，...和用作为开关的MOS晶体管Q1，Q2，Q3，...组成。在图26上，电阻R4，R5，R6，...的电阻值被设置为1Ω，2Ω，3Ω，...以及MOS晶体管Q1，Q2，Q3，...通过控制信号CS1，CS2，CS3，...被导通/关断控制。因此，电阻R4，R5，R6，...被有选择地并联连接，以改变电阻值。
而且，可以通过改变在图9所示的带隙参考电路中使用的电阻R1到R4的电阻值以打乱使得特性不具有温度依赖性的平衡，而改变温度特性。
图27显示存储器单元晶体管的漏极电流Id-栅极电压Vg特性。温度特性是取决于被使用来执行传感操作的漏极电流Id的值而不同的。在读时间被使用来执行传感操作的漏极电流Id的值由读时间和阵列噪声确定。
具体地，温度特性如以下的项(1)到(3)中所示地被控制。
(1)设置对于Vg的正的温度特性的情形当位线电容值被设置为CB，通过使用单元电流来放电位线所需要的时间被设置为TBL，读出数据所需要的位线的电位的幅度被设置为ΔV时，从存储器单元读出数据所需要的漏极电流Id由下式表示。
Id＝CBL×ΔV/TBL所以，当读时间被减小时(当TBL是短的时)，对于传感操作所使用的漏极电流Id变为大的。图27上的区域A1表示其中对于传感操作所使用的漏极电流Id是大的情形。在区域A1中，对于相同的栅极电压Vg，在低温时的电流比起在高温时的电流大。在本例中，为了得到与温度无关的恒定的漏极电流Id，在读验证读模式下，所选择的存储器单元的控制栅极电压在高温时(Vga)被控制为变得比起在低温时(Vgb)更高。
(2)设置对于Vg的负的温度特性的情形如果读时间被设置为长的，则读操作所需要的漏极电流Id变得较小，这是因为TBL是长的并且得到图27上的区域A3。通过设置读时间是长的，可以使在存储器单元阵列中的阵列噪声为小的，并且可以使阈值电压的分布的宽度变窄。在区域A3中，对于相同的栅极电压Vg，在高温时的电流比起在低温时是更大的。在本例中，为了得到与温度无关的恒定的漏极电流Id，在读验证读模式下，所选择的存储器单元的控制栅极电压在高温(Vge)时被控制为比起在低温(Vgd)时变为更低的。
(3)消除Vg的温度依赖性的情形在图27的区域A2中，也就是，当对于传感操作所使用的电流是Id时，相对于控制栅极电压Vgc，电流不依赖于温度。在这种情形下，在读验证读模式下，所选择的存储器单元的控制栅极电压被设置为恒定的，与温度无关。
如上所述，相对于不同的读时间，由温度变化引起的存储器单元电流的变化总是可以通过使用可以不同地调节正的和负的温度特性的电压生成电路以及在读验证读模式下由电压生成电路生成控制栅极电压而被消除。而且，阈值电压的分布的宽度可以通过消除读电流的温度依赖性而被变窄。
按照本发明的一个实施例的非易失性半导体存储器器件在图28所示的具有阈值电压的分布的多值存储器中是更有效的。图28显示四值存储器单元的阈值电压的分布。多值存储器的操作基本上是与二进制存储器的操作相同的。例如，在读操作时，当“11”被读出时，或当“10”，“01”，“00”被读出时，电压Vrd1(例如，0.05伏或0伏)被加到所选择的控制栅极并且检验在存储器单元中是否有电流流过。当“11”，“10”被读出时，或当“01”，“00”被读出时，电压Vrd2(例如，0.7伏)被加到所选择的控制栅极并且检验在存储器单元中是否有电流流过。当“11”，“10”，“01”被读出时，或当“00”被读出时，电压Vrd3(例如，1.45伏)被加到所选择的控制栅极并且检验在存储器单元中是否有电流流过。
而且，在“10”验证读操作中，所选择的控制栅极被设置为Vvfy1(例如，0.15伏)。在“01”验证读操作中，所选择的控制栅极被设置为Vvfy2(例如，0.9伏)。在“00”验证读操作中，所选择的控制栅极被设置为Vvfy3(例如，1.75伏)。
在本例中，以相同的方式随温度变化的各种电压可以通过改变与温度无关的电流I1或I2而被生成，而如图7所示的温度依赖电流I3或I4保持为不变的。也就是，具有相同的温度依赖性的电压Vrd1，Vrd2，Vrd3，Vvfy1，Vvfy2，Vvfy3可以通过使用图7所示的电路改变电流I1或I2而被生成。替换地，电压Vrd1，Vrd2，Vrd3，Vvfy1，Vvfy2，Vvfy3的温度依赖性可以通过调节电流I3，I4而以相同的方式被调节。
在NAND单元型EEPROM中，高于如图5和27所示的编程阈值电压的电压Vread在读验证读模式下被加到被连接到与所选择的存储器单元串联连接的非选择的存储器单元的控制栅线和选择栅线。像电压Vdr1，Vvfy1那样，电压Vread也可以通过使用图7所示的电路被设置为具有温度依赖性。因此，由于选择晶体管和未选择的存储器单元的电阻的温度依赖性在读验证读模式下可被消除，可以执行高精确性读操作以及可以得到阈值电压的窄的分布宽度。
通过以上的结构，正的温度特性、负的温度特性、和没有温度依赖性的特性可以按需要被选择地使用。
以上的恒定的电流生成电路可以不同地被修改。例如，可以使在图8A和8B所示的电路中MOS晶体管TP1，TP2，TP3，TN1，TP4，TP5，TN2的沟道宽度可变。在这种情形下，由于在图8A或图8B中的电流I10或I20可被改变，图10上的电流源的电流可被改变，以及图10的输出电压Voutput的温度依赖性和值可被不同地改变。当然，可以使图8A和8B的MOS晶体管TP1，TP2，TP3，TN1，TP4，TP5，TN2的沟道宽度按照被存储在存储器电路34中的信息或从外部输入的信号或命令可变。可以使图10的电流源的晶体管的沟道宽度的总和按照被存储在存储器电路34中的信息或从外部输入的信号或命令可变。
使用电压传感型传感放大器的情形作为例子被说明。然而，传感放大器不限于电压传感型，以及可以使用另一种类型的传感放大器。例如，可以使用电流传感型传感放大器，以及如果在具有其中薄层电阻变为极高的70nm生成或55nm生成的铜(Cu)线的非易失性半导体存储器器件中使用电流传感型传感放大器，则可以得到很明显的效果。
在以上的实施例中，NAND型EEPROM作为例子被说明。然而，本发明可被应用于任何类型的快闪存储器，诸如NOR型、AND型(A.ZozoeISSCC，Digest of Technical Papers，1995)、DINOR型(S.KobayashiISSCC，Digest of Technical Papers，1995)、虚拟接地阵列型(Lee.等Symposium on VLSI Circuits，Digest of TechnicalPapers，1994(VLSI电路会议，技术论文摘要))等等。而且，本发明不限于快闪存储器，而是可应用于掩模ROM，EPROM。也就是，在以上的除了快闪存储器以外的器件中，可以执行精确的读操作，以及通过在读验证读模式下设置字线电压具有温度依赖性，可以得到阈值电压的窄的分布宽度。
而且，本发明不单可被应用于半导体存储器器件，而且还可被应用于芯片上的系统(SoC)或具有被安装在其上的存储器电路和逻辑电路的混合芯片。
如上所述，按照本发明的一个方面，可以得到其中可以抑制由于温度变化造成的存储器单元的阈值电压的分布的扩散和可以改进数据保持特性的非易失性半导体存储器器件和数据读方法。
另外的优点和修改方案对于本领域技术人员将是容易想到的。所以，本发明在它的更广义的方面不限于这里显示和描述的具体的细节和代表性实施例。因此，可以作出各种修改方案而不背离如所附权利要求及其等价物规定的总的创造性概念的精神或范围。
权利要求
1.一种非易失性半导体存储器器件，包括存储器单元阵列，具有被排列成矩阵形式的存储器单元，读电路，被配置成从存储器单元阵列中的存储器单元读出数据，编程电路，被配置成把数据编程到存储器单元阵列中的存储器单元中，读电压生成电路，被配置成生成读电压并将读电压提供到读电路，存储器电路，被配置成存储被使用来改变存储器单元阵列中的存储器单元的温度特性的信息，以及切换电路，被配置成根据被存储在存储器电路中的信息，切换由读电压生成电路生成的读电压的温度依赖性。
2.按照权利要求1的非易失性半导体存储器器件，其中存储器单元阵列具有被排列成矩阵形式的NAND单元。
3.按照权利要求1的非易失性半导体存储器器件，其中读电路包括提供有地址信号的地址缓存器；行解码器，解码从地址缓存器提供的行地址信号以选择一条字线；控制栅驱动器，被提供有从读电压生成电路输出的读电压并把读电压经由行解码器传送到存储器单元阵列中的字线；列解码器，解码从地址缓存器提供的列地址信号以选择一条位线；数据电路，临时存储编程数据和读出数据；I/O传感放大器，传感和放大数据；以及数据输入/输出缓存器，输入/输出数据。
4.按照权利要求1的非易失性半导体存储器器件，其中编程电路包括提供有地址信号的地址缓存器；行解码器，解码从地址缓存器提供的行地址信号以选择一条字线；列解码器，解码从地址缓存器提供的列地址信号以选择一条位线；数据电路，临时存储编程数据和读出数据；I/O传感放大器，传感和放大数据；以及数据输入/输出缓存器，输入/输出数据。
5.按照权利要求1的非易失性半导体存储器器件，其中读电压生成电路包括恒流源，该恒流源被连接到输出端并提供基本上与温度变化无关的恒定的电流到输出端或从输出端放电恒定电流；温度依赖电流源，被连接到输出端并提供依赖于温度变化的温度依赖电流到输出端或从输出端放电温度依赖电流；以及电流/电压变换器，被连接到输出端。
6.按照权利要求1的非易失性半导体存储器器件，其中读电压生成电路包括第一恒流源，被连接到输出端并提供基本上与温度变化无关的第一恒定电流到输出端；第二恒流源，被连接到输出端并从输出端放电基本上与温度变化无关的第二恒定电流；第一温度依赖电流源，被连接到输出端并提供依赖于温度变化的第一温度依赖电流到输出端；第二温度依赖电流源，被连接到输出端和从输出端放电依赖于温度变化的第二温度依赖电流；以及电流/电压变换器，被连接到输出端。
7.按照权利要求1的非易失性半导体存储器器件，其中存储器电路包括熔丝单元，信息被预先编程在熔丝单元中。
8.按照权利要求1的非易失性半导体存储器器件，其中存储器电路包括ROM熔丝，信息可以从外部被重新写入该ROM熔丝中。
9.按照权利要求1的非易失性半导体存储器器件，其中存储器电路是在存储器单元阵列中的存储器单元的一部分。
10.按照权利要求1的非易失性半导体存储器器件，其中存储器电路还存储对应于存储器单元阵列中存储器单元离传感点的距离的信息，以及切换电路根据被使用来改变在存储器单元阵列中存储器单元的温度特性的信息和对应于进行读操作的存储器单元离传感点的距离的信息来切换由读电压生成电路输出的读电压的温度依赖性。
11.按照权利要求1的非易失性半导体存储器器件，其中存储器电路还存储对应于在存储器单元阵列中的平面和块地址之一的信息，以及切换电路根据被使用来改变在存储器单元阵列中存储器单元的温度特性的信息和进行读操作的存储器单元的平面和块地址之一改变由读电压生成电路输出的读电压的温度依赖性。
12.按照权利要求1的非易失性半导体存储器器件，其中存储器电路还存储被使用来识别通过划分被访问的存储器单元所属的存储器单元阵列的存储器单元而得到的、具有不同的温度依赖性的多个组的一个组的信息，以及切换电路根据被使用来改变在存储器单元阵列中存储器单元的温度特性的信息和被使用来识别进行读操作的存储器单元所属的多个组的一个组的信息来改变由读电压生成电路输出的读电压的温度依赖性。
13.按照权利要求1的非易失性半导体存储器器件，其中存储器电路还存储表示其中形成非易失性半导体存储器器件的芯片的晶片的位置的信息，以及切换电路根据被使用来改变在存储器单元阵列中存储器单元的温度特性的信息和表示其中形成非易失性半导体存储器器件的芯片的晶片的位置的信息来改变由读电压生成电路输出的读电压的温度依赖性。
14.按照权利要求1的非易失性半导体存储器器件，其中切换电路通过改变由读电压生成电路输出并在读验证读模式下被提供到选择的字线的读电压的温度依赖性而改变存储器单元的温度特性。
15.一种非易失性半导体存储器器件的数据读出方法，包括存储被使用来改变存储器单元阵列中的存储器单元的温度特性的信息；当进行读操作的存储器单元被访问时，根据所存储的、被使用来改变温度特性的信息设置读电压；以及根据所设置的读电压来改变存储器单元的阈值电压的温度特性，以便读数据。
16.按照权利要求15的非易失性半导体存储器器件的数据读出方法，其中存储信息的步骤是把数据编程到熔丝单元中的步骤。
17.按照权利要求15的非易失性半导体存储器器件的数据读出方法，其中存储信息的步骤是把数据编程到ROM熔丝中的步骤。
18.按照权利要求15的非易失性半导体存储器器件的数据读出方法，其中被使用来改变温度特性的信息是对应于从传感点到进行读操作的存储器单元的距离的信息，以及设置读电压的步骤包括按照从传感点到进行读操作的存储器单元的距离改变读电压。
19.按照权利要求15的非易失性半导体存储器器件的数据读出方法，其中被使用来改变温度特性的信息包含进行读操作的存储器单元的平面、块地址和列地址的至少一项，以及设置读电压包括根据进行读操作的存储器单元的平面、块地址和列地址的至少一项改变读电压。
20.按照权利要求15的非易失性半导体存储器器件的数据读出方法，其中被使用来改变温度特性的信息包括表示存储器单元阵列中的存储器单元所属的、具有不同的温度特性的多个组的一个组的信息以及设置读电压的步骤包括根据访问的存储器单元所属于的一个组改变读电压。
21.按照权利要求15的非易失性半导体存储器器件的数据读出方法，其中被使用来改变温度特性的信息包含表示其中形成非易失性半导体存储器器件的芯片的晶片的位置的信息以及设置读电压的步骤包括根据其中形成非易失性半导体存储器器件的芯片的晶片的位置改变读电压。
22.按照权利要求15的非易失性半导体存储器器件的数据读出方法，其中改变用来读数据的阈值电压的温度特性的步骤包括改变在编程验证读模式下字线电压的温度特性。
全文摘要
非易失性半导体存储器器件包括存储器单元阵列(21)，读电路(22，23，24，25，26，27，和33)，编程电路(22，23，24，25，26和27)，读电压生成电路(29)，存储器电路(34)，和切换电路(35)。读电压生成电路(29)生成和提供读电压到读电路。存储器电路(34)存储用来改变存储器单元阵列(21)中的存储器单元的温度特性的信息。切换电路(35)根据被存储在存储器电路(34)中的信息，改变由读电压生成电路(29)生成的读电压的温度依赖性。
文档编号G11C16/26GK1930634SQ200580008076
公开日2007年3月14日 申请日期2005年9月30日 优先权日2005年1月13日
发明者竹内健, 二山拓也, 河合矿一 申请人:株式会社东芝