连续渐近式类比数位转换器及其控制方法与流程

本发明涉及一种数位转换器及其控制方法，特别是一种连续渐近式类比数位转换器及其控制方法。

背景技术：

现行的连续渐近式类比数位转换器(Successive Approximation ADC)，以一二元搜寻法(Binary Search)将一类比信号转换为一N位元的数位信号。连续渐近式类比数位转换器包含一比较器。为了转换为N位元的数位信号，比较器会执行N次，每一次的比较结果会数位信号的一位元。在执行N次比较之后，即可依序从最高有效位元至最低有效位元产生N位元的数位信号。然而，有些时候，其中一位元的比较结果会很接近，造成需要花很多时间判读比较结果，而导致不稳定状态(Metastability)的发生。而不稳定装置态可能会造成此位元判读的结果不准确，或者来不及判读之后的位元，而可能导致最后转换出的N位元数位信号有相当大的误差。因此，有必要提供一种方法以判断此N位元的数位信号是否正确以避免不稳定状态(Metastability)造成误差产生。

技术实现要素：

本发明所要解决的技术问题是针对现有技术的上述缺陷，提供一种连续渐近式类比数位转换器及其控制方法。

为了实现上述目的，本发明提供了一种连续渐近式类比数位转换器，包含数位类比转换器、比较器、比较结果单元、时序单元及控制逻辑电路。数位类比转换器将数位信号转换为参考类比电压。比较器在一时脉信号的控制下，比较类比输入信号与参考类比电压的大小而对应地产生比较信号。比较结果单元根据比较信号产生比较结果信号。当比较器完成比较动作时，比较结果信号转为致能。时序单元产生时脉信号，并在比较结果信号为致能时依序致能对应N 位元的N个辅助时脉信号。控制逻辑电路在比较结果信号为致能时，依据比较信号更新数位信号，使比较器对应地更新比较信号。控制逻辑电路并重复地根据更新后的比较信号对应地更新该比较结果信号以使N个辅助时脉信号依序为致能。控制逻辑电路并根据更新后的比较信号及致能的N个辅助时脉信号依序从最高有效位元至最低有效位元产生N位元的数位数值，并根据最低有效位元对应的第N个辅助时脉信号是否被致能，来判断数位数值是否为有效。

为了更好地实现上述目的，本发明还提供了一种连续渐近式类比数位转换器的控制方法。连续渐近式类比数位转换器将一类比输入信号转换为N位元的一数位数值，N为大于1的正整数。此控制方法可包含以下步骤。将一数位信号转换为一参考类比电压。在一时脉信号的控制下，比较类比输入信号与该考类比电压的大小而对应地产生一比较信号。根据比较信号产生一比较结果信号。当比较器完成比较动作时，比较结果信号转为致能。产生时脉信号，并在比较结果信号为致能时依序致能对应N位元的N个辅助时脉信号。在比较结果信号为致能时，依据比较信号更新数位信号，使比较器对应地更新该比较信号，并重复地根据更新后的比较信号对应地更新比较结果信号以使N个辅助时脉信号依序为致能，并根据更新后的比较信号及致能的N个辅助时脉信号依序从一最高有效位元至一最低有效位元产生N位元的数位数值。根据最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断数位数值是否为有效。

本发明的技术效果在于：

通过判断最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断连续渐近式类比数位转换器所转换的数位数值是否为有效，可提供验证所转换的数位数值的正确性。并且，可通过判断最低有效位元所对应的第N个辅助时脉信号是否被致能来调整时脉信号的周期，而具有足够的比较时间以产生每一位元的数值，并且仍可产生有效的数位数值，故能提高连续渐近式类比数位转换器的转换数位数值的准确度。另一方面，也可以通过只检测对应其中一位元的辅助时脉信号是否被致能调整时脉信号的周期而降低连续渐近式类比数位转换器的解析度以使连续渐近式类比数位转换器的操作频率降低，而具有节省能源消耗的效果。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为依据本发明第一实施例的连续渐近式类比数位转换器的框图；

图2为本发明图1的控制逻辑电路的框图；

图3A为本发明第一实施例的连续渐近式类比数位转换器的时序图；

图3B为为连续渐近式类比数位转换器于不稳定状态的时序图；

图4为本发明图2的判断电路的框图的一例；

图5为本发明图4的判断电路的时序图；

图6A及图6B分别为本发明的连续渐近式类比数位转换器操作在一较长周期及一较短周期的时脉信号的时序图；

图7为本发明的连续渐近式类比数位转换器的控制方法的流程图。

其中，附图标记

100 连续渐近式类比数位转换器

110 数位类比转换器

120 比较器

130 比较结果单元

140 时序单元

150 控制逻辑电路

Vin 类比输入信号

Vref 参考类比电压

Comp 比较信号

Cout 比较结果信号

Clkc 时脉信号

Clk1～Clkn、Clk2、Clk3、Clk4、Clk5、Clk6、Clk7、Clk8、Clk9、Clk10 辅助时脉信号

D1 数位信号

Dout 数位数值

1510 判断电路

1520 数位输出电路

Clks 取样时脉

M1、M2 不稳定状态

410 除法器

420 取样电路

430 延迟取样电路

440 互斥或门

S1 第一信号

S2 第一取样信号

S3 第二取样信号

DV 数据有效性信号

t0、t1、t2、t3、t4、t5、t6 时间点

C1、C2 时脉信号的周期

S710～S770 流程步骤

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

图1为依据本发明第一实施例的连续渐近式类比数位转换器的框图。连续渐近式类比数位转换器100包含数位类比转换器110、比较器120、比较结果单元130、时序单元140及控制逻辑电路150。数位类比转换器110将数位信号D1转换为参考类比电压Vref。比较器120在一时脉信号Clkc的控制下，比较类比输入信号Vin与参考类比电压Vref的大小而对应地产生比较信号Comp。比较结果单元130根据比较信号Comp产生比较结果信号Cout。当比较器120完成比较动作时，比较结果信号Cout转为致能。时序单元140产生时脉信号Clkc，并在比较结果信号Cout为致能时依序致能对应N位元的N个辅助时脉信号Clk1～Clkn。其中N及n为大于1的正整数。控制逻辑电路150在比较结果信号Cout为致能时，依据比较信号Comp更新数位信号D1，使比较器120对应地更新比较信号Comp。控制逻辑电路150并重复地根据更新后的比较信号Comp对应地更新比较结果信号Cout以使N个辅助时脉信号Clk1～Clkn依序为致能。控制逻辑电路150并根据更新后的比较信号Comp及 致能的N个辅助时脉信号Clk1～Clkn依序从最高有效位元至最低有效位元产生N位元的数位数值Dout，并根据最低有效位元对应的第N个辅助时脉信号Clkn是否被致能，来判断数位数值Dout是否为有效。在此实施例中，本发明提供一种可判断此数位数值是否有效的方法及装置。请参照图2，图2为本发明图1的控制逻辑电路150的框图。控制逻辑电路150包含判断电路1510及数位输出电路1520。判断电路1510根据最低有效位元对应的第N个辅助时脉信号Clkn是否被致能，来判断数位数值Dout是否为有效。数位输出电路1520根据更新后的比较信号Comp及致能的N个辅助时脉信号依序从最高有效位元至最低有效位元产生N位元的数位数值Dout。数位输出电路1520例如以N个D型正反器实现，这N个D型正反器分别接收N个比较信号Comp，并以致能的N个辅助时脉信号触发而分别产生数位数值Dout的N个位元。

详细的说，以连续渐近式类比数位转换器将类比输入信号Vin转换为10位元的数位数值做说明。请参照图3A，图3A为本发明第一实施例的连续渐近式类比数位转换器的时序图。在一取样期间，取样时脉Clks为致能状态以使连续渐近式类比数位转换器100取样类比输入信号Vin。在一转换期间，比较器120在时脉信号Clkc的控制之下比较类比输入信号Vin与10位元的数位数值转换而成的参考类比电压Vref的大小而对应地产生比较信号Comp。比较信号Comp指示类比输入信号Vin与参考类比电压Vref的大小关系，例如比较信号Comp为1时指示类比输入信号Vin大于参考类比电压Vref，而比较信号Comp为0时指示类比输入信号Vin小于参考类比电压Vref，然而本发明不以此为限，比较信号Comp也可以其他形式表现，例如2位元以上的数值来指示类比输入信号Vin与参考类比电压Vref的大小关系。在此实施例中，连续渐近式类比数位转换器会以一二元搜寻法更新数位数值D1，之后比较器120再对更新后的数位数值D1进行比较而更新比较信号Comp。为了转换为10位元的数位数值，比较步骤会执行10次，每一次的比较信号Comp会输出到控制逻辑电路150以决定数位数值Dout中的一位元。在执行10次比较之后，即可依序从最高有效位元至最低有效位元产生10位元的数位数值Dout。

当比较器120完成比较动作时，比较结果单元130根据比较信号Comp将比较结果信号Cout转为致能。比较结果信号Cout指示比较器120是否完成比较，并在比较结果信号Cout为致能时，即比较器120完成比较时，更新欲进 行下一次比较的数位数值Dout。并且，如图3A所示，在比较结果信号Cout为致能时，时序单元140依序致能对应10位元的10个辅助时脉信号Clk1～Clk10。这10个辅助时脉信号Clk1～Clk10使控制逻辑电路150分别产生10位元的数位数值Dout。

然而，在一些实施例中，比较器120进行比较时，可能会花一段时间决定类比输入信号Vin与参考类比电压Vref的大小关系，或者迟迟无法决定，造成不稳定状态(Metastability)。图3B为连续渐近式类比数位转换器于不稳定状态的时序图。如图3B所示，在第3次比较时(以M1表示)，花了较长的时间才产生比较结果信号Cout。因此在图3B中的例子中，由于第3次比较拖延了时间，造成来不及进行第9次比较及第10次比较(以M2表示)，在第9位元及第10元的数值就无法决定，或者由一预设值决定(例如可设定为00或11)。并且，由于第3次比较花了较长的时间才产生比较信号，这可能意味着第3位元的比较结果很接近。当连续渐近式类比数位转换器于不稳定状态时，则可能会产生以上这两种情况M1及M2，而导致最后产生的10位元的数位数值Dout不准确，例如，1011111111与1001111111的结果就有很大的误差。因此，本发明可通过最低有效位元对应的第N个辅助时脉信号Clkn是否被致能，来判断数位数值Dout是否为有效。

以下仅举一例以说明判断第N个辅助时脉信号Clkn是否被致能的装置。请参照图4，图4为本发明图2的判断电路1510的框图的一例。在此实施例中，判断电路1510包含一除法器410、一取样电路420、一延迟取样电路430及一互斥或门440。在此实施例中，除法器410、取样电路420、延迟取样电路430使用D型正反器来达成。然而，本发明不以此为限。除法器410接收对应第10位元的辅助时脉信号Clk10而产生第一信号S1。取样电路420接收第一信号S1，并于取样时脉信号Clks的控制之下产生第一取样信号S2。延迟取样电路430接收第一取样信号S2，并于取样时脉信号Clks的控制之下延迟第一取样信号S2而产生第二取样信号S3。互斥或门440接收第一取样信号S2及第二取样信号S3而产生数据有效性信号DV，以决定对应第10位元(最低有效位元)的辅助时脉信号Clk10是否被致能。然而，本发明不以此为限，可视实际应用而检测对应任一位元的辅助时脉信号而可得知对应位元的数位数值是否有效。

请再参照图5说明图4的判断电路1510的操作。图5为本发明图4的判断电路1510的时序图。首先，于时间点t0，取样时脉Clks先致能以进入连续渐近式类比数位转换器100的取样期间，之后进入转换期间，根据比较信号Comp及致能的10个辅助时脉信号依序从最高有效位元至最低有效位元产生10位元的数位数值Dout。因此，于时间点t1，对应第10位元(最低有效位元)的辅助时脉信号Clk10被致能，此时会触发除法器410输出一致能的第一信号S1。于时间点t2，取样时脉Clks又被致能以执行连续渐近式类比数位转换器100的下一周期的操作，此时会触发取样电路420，以使取样电路420输出与第一信号S1位准相同的第一取样信号S2，即第一取样信号S2也被致能。于时间点t3，对应第10位元(最低有效位元)的辅助时脉信号Clk10又被致能，此时又会触发除法器410。由于除法器410的D型正反器的输入端是由第一信号S1经由一反相器回授而为一非致能的位准，因此于时间点t3第一信号S1为非致能。于时间点t4，取样时脉Clks又被致能以执行连续渐近式类比数位转换器100的下一周期的操作，此时又会触发取样电路420，以使取样电路420输出与第一信号位准相同的第一取样信号S2，即第一取样信号S2改变为非致能。并且，于时间点t4，延迟取样电路430被触发且此时第一取样信号S2为致能，故第二取样信号S3于此时转换为致能状态。而互斥或门440依据第一取样信号S2及第二取样信号S3而决定数据有效性信号DV的位准，例如于时间点t2，第一取样信号S2为致能而第二取样信号S3为非致能，故数据有效性信号DV为致能。而于时间点t4，第一取样信号S2信号为非致能而第二取样信号S3为致能，故数据有效性信号DV也为致能。此时数据有效性信号DV为致能即指示对应第10位元(最低有效位元)的辅助时脉信号Clk10被致能，亦即此10位元的数位数值是有效的。

然而，于时间点t5，辅助时脉信号Clk10未被致能，而未触发除法器410，因此于时间点t6，取样电路420及延迟取样电路430在触发之后随着非致能的第一信号S1仍保持非致能的第一取样信号S2及第二取样信号S3。因此于时间点t6，数据有效性信号DV也为非致能，即指示对应第10位元(最低有效位元)的辅助时脉信号Clk10未被致能，亦即此10位元的数位数值是无效的。

在一实施例中，还可依据最低有效位元的辅助时脉信号是否被致能而调整时脉信号Clkc的一周期。图6A及图6B分别为本发明的连续渐近式类比数位 转换器操作在一较长周期及一较短周期的时脉信号Clkc的时序图。举例来说，可在数据有效性信号DV指示对应第10位元(最低有效位元)的辅助时脉信号Clk10被致能时，选择性地增加时脉信号Clkc的周期。或在数据有效性信号DV指示对应第10位元(最低有效位元)的辅助时脉信号Clk10未被致能时，选择性地减少时脉信号Clkc的周期。因此，可通过调整时脉信号Clkc的周期而具有足够的比较时间以产生每一位元的数值，并且仍可产生有效的数位数值。例如，在图6A中，时脉信号Clkc的周期为C1，而此时对应第10位元(最低有效位元)的辅助时脉信号Clk10未被致能，则表示10位元的数位数值是无效的。因此，选择性地可减少时脉信号Clkc的周期直到辅助时脉信号Clk10被致能，例如图6B中，对应第10位元(最低有效位元)的辅助时脉信号Clk10为致能，此时时脉信号Clkc的周期为C2，相较于C1具有较短的周期。

在另外一实施例中，还可调整时脉信号Clkc的周期而降低连续渐近式类比数位转换器的解析度。举例来说，虽然连续渐近式类比数位转换器100可转换为10位元的数位数值，然而，在此实施例中，我们只需要7位元的数位数值，所以将最低有效位元设为第7位元而只检测对应第7位元的辅助时脉信号Clk7是否被致能，而能判断7位元的数位数值是否有效。因此，可将图6B的时脉信号Clkc的周期为C2增长而调整为图6A的时脉信号Clkc的周期C1，且对应第7位元的辅助时脉信号Clk7为致能。在此实施例中，通过降低解析度而可使时脉信号Clkc具有较长的周期，可降低连续渐近式类比数位转换器的操作频率，可具有节省能源消耗的效果。

依据上述描述，本发明提供一种连续渐近式类比数位转换器的控制方法。图7为本发明的连续渐近式类比数位转换器的控制方法的流程图。连续渐近式类比数位转换器例如为图1的连续渐近式类比数位转换器100，用以将一类比输入信号转换为N位元的一数位数值，N为大于1的正整数。此控制方法可包含以下步骤。首先，执行步骤S710，将一数位信号转换为一参考类比电压。之后，执行步骤S720，在一时脉信号的控制下，比较类比输入信号与该考类比电压的大小而对应地产生一比较信号。接着，执行步骤S730：根据比较信号产生一比较结果信号。此比较结果信号在比较器完成比较动作时转为致能。并且执行步骤S740，产生时脉信号，并在比较结果信号为致能时依序致能对 应N位元的N个辅助时脉信号。连续渐近式类比数位转换器还执行步骤S750，在比较结果信号为致能时，依据比较信号还新数位信号。在步骤S750之后，数位信号被更新之后，可执行步骤S710～S750使比较器对应地更新比较信号，并重复地根据更新后的比较信号对应地更新比较结果信号以使N个辅助时脉信号依序为致能。并在重复执行步骤S710～S750之后，执行步骤S760，根据更新后的比较信号及致能的N个辅助时脉信号依序从一最高有效位元至一最低有效位元产生N位元的数位数值。最后，执行步骤S770，根据最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断数位数值是否为有效。

根据上述实施例，提供了多种连续渐近式类比数位转换器及其控制方法，通过判断最低有效位元所对应的第N个辅助时脉信号是否被致能，来判断连续渐近式类比数位转换器所转换的数位数值是否为有效，可提供验证所转换的数位数值的正确性。并且，可通过判断最低有效位元所对应的第N个辅助时脉信号是否被致能来调整时脉信号的周期，而具有足够的比较时间以产生每一位元的数值，并且仍可产生有效的数位数值，故能提高连续渐近式类比数位转换器的转换数位数值的准确度。

另一方面，也可以通过只检测对应其中一位元的辅助时脉信号是否被致能调整时脉信号的周期而降低连续渐近式类比数位转换器的解析度以使连续渐近式类比数位转换器的操作频率降低，而具有节省能源消耗的效果。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。