四输入端组合逻辑电路的晶体管级实现机构的制作方法

本发明涉及一种组合逻辑的电路，特别是涉及一种四输入端组合逻辑电路的晶体管级实现机构。

背景技术：

现有技术实现该四输入端组合逻辑电路的晶体管级实现机构存在以下缺点和不足之处：

一，电路复杂、所需逻辑门数目较多

现有技术要实现逻辑Y＝～((A+B)·(C+D))，经硬件描述语言Verilog代码编辑，然后综合后会是如图2所示的分三级来实现，其调用了1个反相器和3个或非门。

二，信号传输延迟大

信号经此三级门的传输，由于门本身固有的延迟，从输入到输出的总的传输延迟加大。输入到输出的传输延迟太大，对于频率高，对信号延迟大小很关心的电路将会是致命的。

三，所需电路成本高

由于现有电路使用了1个反相器(1PMOS+1NMOS共2个晶体管)和3个或非门(2PMOS+2NMOS共4个晶体管)，这总体是需要14个晶体管的，由于晶体管数目较多，导致其所占用的硅片面积较大。

技术实现要素：

本发明所要解决的技术问题是提供一种四输入端组合逻辑电路的晶体管级实现机构，其保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。

本发明是通过下述技术方案来解决上述技术问题的：一种四输入端组合逻辑电路的晶体管级实现机构，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、正极电源、负极电源，第一三极管的漏极和第二三极管的漏极均与正极电源相连，第一三极管的栅极与第五三极管的栅极相连，第一三极管的源极与第三三极管的漏极相连，第二三极管的栅极与第七三极管的栅极相连，第二三极管的源极与第四三极管的漏极相连，第三三极管的栅极与第六三极管的栅极相连，第三三极管的源极与第五三极管的漏极相连，第四三极管的栅极与第八三极管的栅极相连，第四三极管的源极与第六三极管的源极相连，第五三极管的源极与第七三极管的漏极相连，第六三极管的源极与第八三极管的漏极相连，第五三极管的漏极与第六三极管的漏极相连，第七三极管的漏极与第八三极管的漏极相连，第七三极管的源极与第八三极管的源极均与负极电源相连。

优选地，所述第一三极管、第二三极管、第三三极管、第四三极管均为PMOS管，第五三极管、第六三极管、第七三极管、第八三极管均为NMOS管。

本发明的积极进步效果在于：本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。

附图说明

图1为本发明四输入端组合逻辑电路的晶体管级实现机构的电路图。

图2为现有技术电路的原理图。

具体实施方式

下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。

如图1所示，本发明四输入端组合逻辑电路的晶体管级实现机构包括第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第八三极管Q8、正极电源Vdd、负极电源Vss，第一三极管Q1的漏极和第二三极管Q2的漏极均与正极电源Vdd相连，第一三极管Q1的栅极与第五三极管Q5的栅极相连，第一三极管Q1的源极与第三三极管Q3的漏极相连，第二三极管Q2的栅极与第七三极管Q7的栅极相连，第二三极管Q2的源极与第四三极管Q4的漏极相连，第三三极管Q3的栅极与第六三极管Q6的栅极相连，第三三极管Q3的源极与第五三极管Q5的漏极相连，第四三极管Q4的栅极与第八三极管Q8的栅极相连，第四三极管Q4的源极与第六三极管Q6的源极相连，第五三极管Q5的源极与第七三极管Q7的漏极相连，第六三极管Q6的源极与第八三极管Q8的漏极相连，第五三极管Q5的漏极与第六三极管Q6的漏极相连，第七三极管Q7的漏极与第八三极管Q8的漏极相连，第七三极管Q7的源极与第八三极管Q8的源极均与负极电源Vss相连。

第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4均为PMOS管(P沟道的场效应晶体管)，第五三极管Q5、第六三极管Q6、第七三极管Q7、第八三极管Q8均为NMOS管(N沟道的场效应晶体管)。

本发明有关于CMOS集成电路领域，四输入端与或非门的晶体管级实现方案的电路。现有技术要实现逻辑Y＝～((A+B)·(C+D))，经硬件描述语言Verilog代码编辑，经综合后会是分三级来实现(如图2所示)，其调用了1反相器(1PMOS+1NMOS共2个晶体管)、3个或非门(2PMOS+2NMOS共4个晶体管)，共计14个晶体管。本发明的电路逻辑为Y＝～((A+B)·(C+D))，与现有技术的逻辑功能一致。

本发明具有以下的创新点：一，本电路只用了8个晶体管，通过削减晶体管数目，简化了电路复杂程度；二，通过削减晶体管数目，消灭电路前后逻辑门，降低电路中的信号延迟；三，通过削减电路中晶体管数目和逻辑门数量，实现同样逻辑功能的所占用的硅片面积大幅减小，降低电路成本。

综上所述，本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。

以上所述的具体实施例，对本发明的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。