SARADC的时序逻辑控制方法与流程

本发明涉及一种数据转换器的技术领域，具体涉及一种SAR ADC的时序逻辑控制方法。

背景技术：

模数转换器(ADC)，是指将连续变量的模拟信号转换为离散的数字信号的器件。数据转换器由于分辨率与速度的不同，其种类繁多，其中逐次逼近(SAR)ADC由于低功耗、小尺寸等优点使其在中高等分辨率、速度低于4Msps的应用环境下具有很大的优势。SAR ADC采用逐次逼近的算法，通过将输入的模拟信号值与中间数字码的模拟值进行比较而逐位产生数字码。

SAR ADC工作状态通常有两个过程，采样与转换。采样即将外部输入的模拟信号值精确的存储在ADC内部，一般情况下是将其存储在电容上。转换阶段则通过逐次逼近算法依次得到N位数字码，一般N位SAR ADC转换需要N+1个时钟周期。

目前的SAR ADC均为固定的采样时间，启动后即开始采样直到转换结束，在这期间内不能被中断而响应新的输入模拟值，这些都会限制ADC的应用范围。

技术实现要素：

有鉴于此，本发明的主要目的在于提供一种SAR ADC的时序逻辑控制方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供一种SAR ADC的时序逻辑控制方法，该方法为：当满足第一跳转条件后，所述ADC跳转进入采样状态；当处于采样状态的ADC满足第二跳转条件后跳转进入转换状态；当处于转换状态的ADC满足第三跳转条件后跳转进入采样状态，当处于转换状态的ADC满足第四跳转条件后跳转进入空闲 状态；

所述第一跳转条件为：采样时间为零且ADC处于空闲状态，或者采样时间不为零且ADC处于空闲状态且此时启动信号为高；

第二跳转条件为：采样时间为零且ADC处于采样状态且此时启动信号为高,或者采样时间不为零且ADC处于采样状态，并且此时启动信号为低且计数器计数达到采样时间；

第三跳转条件为：采样时间为零且转换完成标志信号为高，或者采样时间不为零并且ADC处于转换状态且此时启动信号为高；

第四跳转条件为：采样时间不为零且转换完成标志信号为高，且此时启动信号为低。

上述方案中，该方法还包括：当所述ADC状态跳转逻辑上出现了问题时，所述ADC进入到非法状态，处于非法状态的ADC满足第五跳转条件后跳转进入空闲状态，满足第六跳转条件后跳转进入采样状态；所述第五跳转条件为采样时间不为零，此时处于非法状态，且此时启动信号为低；所述第六跳转条件为采样时间为零且ADC处于非法状态，或者采样时间不为零且此时启动信号为高并且此时ADC处于非法状态。

上述方案中，所述处于非法状态的ADC若没有接收到启动信号，立即跳转进入空闲状态，若接收到启动信号则立即跳转进入采样状态。

上述方案中，该方法还包括：所述ADC处于采样状态，通过计数器设定采样时间，采样时间为整数倍的时钟周期，当启动信号为高时，所述计数器的数值设为所需要的采样时间，每个时钟周期上升沿计数器数值减一，当计数器内数值为一时，产生ADC跳转进入转换状态的信号。

上述方案中，该方法还包括：当启动信号为高且ADC处于空闲状态时，所述ADC跳转进入采样状态。

上述方案中，该方法还包括：所述ADC处于转换状态时，依据逐次逼近算法逐位完成转换，产生转换完成的信号，若启动信号到来则跳转进入采样信号，否则跳转进入空闲状态；

上述方案中，该方法还包括：所述ADC在工作中被中断，当所述ADC处于采样状态或转换状态时，启动信号到来，则所述ADC进入采样状态。

与现有技术相比，本发明的有益效果：

(1)本发明通过允许调节采样时间，让使用者自主配置，使整个采样速率可调，在ADC的使用上有了更大的自由度；

(2)本发明允许ADC在整个工作过程中进行中断，进入相应的状态中，使ADC的应用更加便捷，因为不用等待转换结束即可开始新的转换，所以一定程度上节省了操作时间，提高了数据采集的稳定性。

附图说明

图1为本发明的结构原理图；

图2为本发明中的计数器的功能框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明公开了一种SAR ADC的时序逻辑控制方法，如图1所示，该方法为：当满足第一跳转条件T1后，所述ADC跳转进入采样状态；当处于采样状态的ADC满足第二跳转条件T2后跳转进入转换状态；当处于转换状态的ADC满足第三跳转条件T3后跳转进入采样状态，当处于转换状态的ADC满足第四跳转条件T4后跳转进入空闲状态；

所述第一跳转条件T1为：采样时间为零且ADC处于空闲状态，或者采样时间不为零且ADC处于空闲状态且此时启动信号为高；

第二跳转条件T2为：采样时间为零且ADC处于采样状态且此时启动信号为高,或者采样时间不为零且ADC处于采样状态，并且此时启动信号为低且计数器计数达到采样时间；

第三跳转条件T3为：采样时间为零且转换完成标志信号为高，或者采样时间不为零并且ADC处于转换状态且此时启动信号为高；

第四跳转条件T4为：采样时间不为零且转换完成标志信号为高，且此时启动信号为低。

该方法还包括：当所述ADC状态跳转逻辑上出现了问题时，所述ADC进入到非法状态，处于非法状态的ADC满足第五跳转条件T5后跳转进入空闲状态，满足第六跳转条件T6后跳转进入采样状态；所述第五跳转条件T5为采样时间不为零，此时处于非法状态，且此时启动信号为低，所述第六跳转条件T6为采样时间为零且ADC处于非法状态，或者采样时间不为零且此时启动信号为高并且此时ADC处于非法状态。

所述处于非法状态的ADC若没有接收到启动信号，立即跳转进入空闲状态，若接收到启动信号则立即跳转进入采样状态。

所述ADC处于采样状态，通过计数器设定采样时间，采样时间为整数倍的时钟周期，当启动信号为高时，所述计数器的数值设为所需要的采样时间，每个时钟周期上升沿计数器数值减一，当计数器内数值为一时，产生ADC跳转进入转换状态的信号。

当启动信号为高且ADC处于空闲状态时，所述ADC跳转进入采样状态。

所述ADC处于转换状态时，依据逐次逼近算法逐位完成转换，产生转换完成的信号，若启动信号到来则跳转进入采样信号，否则跳转进入空闲状态；

所述ADC在工作中被中断，当所述ADC处于采样状态或转换状态时，启动信号到来，则所述ADC进入采样状态。

实施例：

本发明公开了一种SAR ADC的时序逻辑控制方法，如图1所示，本发明的SAR ADC时序逻辑控制方法包括四种状态：空闲状态、采样状态、转换状态和非法状态，其中，当ADC复位或是使能后即进入空闲状态，空闲状态时ADC并不工作，等待满足T1跳转条件后进入采样状态，采样时间可设置为N个时钟周期，N可以为任意数，包括零。当N为零并且此时处在空闲状态时，跳转进入采样状态，当N不为零并且此时处于空闲状态，等待启动信号START变为高，即进入采样状态，其中启动信号START只允许一个时钟周期为高，否则 会出现错误动作。

采样状态中，满足跳转条件T2即跳转进入转换状态。

如图2所示，采样状态中，采用计数器控制采样时间。当启动信号START为高，计数器数值置为N，N为设定的采样时间，若此时处在采样状态时，在每个时钟上升沿到来时计数器数值减一，否则计数器保持当前数值；当计数器的数值为一时，产生进入转换状态的信号。其中，若N为零，并且此时处在采样状态，则当启动信号START为高进入转换状态，而计数器则保持当前数值不变。

转换状态中，SAR ADC根据逐次逼近算法进行工作。满足跳转条件T3即跳转进入采样状态，满足跳转条件T4即跳转进入空闲状态。成功转换完成后ADC系统会发出完成信号DATARDY，即DATARDY信号为高时，转换完成。此时若采样时间设置为零，则直接跳转进入采样状态，若采样时间不为零，且此时并未有启动信号到来，则从此时的转换状态跳转进入空闲状态；转换状态途中允许被中断，当转换状态中，启动信号到来，即START信号为高，则跳转进入采样状态，ADC开始对输入模拟值进行采样，此时要求采样时间不可以设置为零，否则会出现错误。

所述跳转条件T1-T6如下表所示：

表中，“∨”表示“或”，“∧”表示“且”，IDLE＝1表示此时ADC为空闲状态，SAMPLE＝1表示此时ADC处于采样状态，CONVERT＝1表示此时 ADC为转换状态，ILEGAL＝1表示为非法状态，START＝1表示此时启动信号为高，N＝0表示采样时间为零，N≠0表示采样时间不为零，COUNT＝1表示计数器计数结束，DATARDY＝1表示转换完成标志。

本发明采用两位二进制码对状态进行描述，考虑到状态的完备，定义了非法状态，保证时序逻辑在运行过程中不会因为误动作而进入死循环。一旦ADC系统进入非法状态时，则必须立即跳转进入其他状态。满足T5跳转条件即跳转进入空闲状态，满足T6跳转条件即跳转进入采样状态。此时若没有启动信号的到来并且处在非法状态时，立即跳转进入空闲状态，若此时启动信号也到来，并且处在非法状态，则立即跳转进入采样状态，此时要求采样时间不为零。

综上，本发明采用状态机的模式控制整个ADC工作时序，并实现了采样时间的可调节性，支持在整个工作过程中的中断动作，重新进行采样或转换，大大拓展了ADC的应用范围。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。