开关的接通/断开控制方法及开关电路与流程

本发明涉及通过开关电路将开关控制为接通/断开的开关的接通/断开控制方法及开关电路，该开关电路具备对存储器内的多个传输数据周期性地进行DMA传输的DMA控制器以及根据来自该DMA控制器的传输数据而被控制为接通/断开的开关。

背景技术：

近年来，称为IPD(Intelligent Power Device：智能功率器件)的开关电路被大量商品化。IPD例如具有保护内置的开关不受过电流损害的功能、感测流过开关的电流的功能等。利用PWM信号将这种IPD控制为接通/断开而使电源电压转换，从而能够经由IPD容易且安全地进行针对与电源连接的负荷的电力控制。

在PWM控制中使用的PWM信号有时例如根据反馈的控制量(输出值)和目标值的误差电压与锯齿波或三角波的电压的比较结果而不经由软件地生成。另一方面，有时例如通过基于计时器中断的软件控制来生成PWM信号。

在通过软件控制而生成PWM信号时，在PWM信号从断开变化为接通的上升沿或者从接通变化为断开的下降沿时CPU的处理负荷增大。另外，例如在CPU处于中断禁止状态时，也有时在基于计时器中断的处理中产生延迟而在PWM信号的占空比中产生误差。

相对于此，在非专利文献1中记载有如下的方法：构成为根据写入了多个与PWM信号的接通/断开对应的1/0的数据的PWM参照表对I/O端口周期性地进行DMA传输，从而从I/O端口输出与DMA传输同步的PWM信号。根据记载于非专利文献1的方法，CPU可以仅进行PWM参照表的更新和DMA传输的周期性的设定及起动，因此能够减轻CPU的处理负荷。

另外，在IPD中，存在如Infineon社制的SPOC(注册商标)那样根据经由串行通信接口提供的命令而将开关控制为接通/断开的IPD。SPOC具有依照称为SPI(注册商标)的通信标准的通信接口。关于Infineon社，通过非专利文献2介绍对SPOC周期性地提供用于使用SPOC来实现PWM控制的命令串的例子。具体地说，通过称为“raster method：栅格法”的方法，在PWM控制中所需的一周期量的命令逐个地以恒定的时间间隔提供给SPOC。此时，适用记载于非专利文献1的DMA传输技术。

现有技术文献

非专利文献

非专利文献1：「RL78/G13DMAを利用した多重PWM生成」、アプリケーションノート、R01AN1023JJ0100、Rev.1.00、[online]、FEB.29.2012、ルネサスエレクトロニクス(株)、P3、[平成26年2月17日検索]、互联网<URL：http：//documentation.renesas.com/doc/products/mpumcu/apn/rl78/r01an1023jj0100#rl78g13.pdf>

非专利文献2：「How to drive loads with PWM over the SPI bus：Introduction」、[online]、2013/10/16，Infineon Technologies、[平成26年2月17日検索]、互联网<URL：http：//www.youtube.com/watch？v＝obFP7GDJDus>

技术实现要素：

发明要解决的课题

但是，根据非专利文献2所公开的技术，CPU必须在将用于PWM控制的一周期量的命令写入到存储器之后执行DMA传输的设定及起动，生成一周期量的命令并写入到存储器的处理的负荷可以说依然不轻。

本发明鉴于上述情形而完成，其目的在于，实现一种开关的接通/断开控制方法及开关电路，能够减轻将根据控制数据而被控制各种动作的开关控制为接通/断开时的处理负荷。

用于解决课题的技术方案

本发明的开关的接通/断开控制方法是，通过开关电路将所述开关控制为接通/断开，所述开关电路具备：DMA控制器，以预定周期对写入到存储器的预定区域中的多个传输数据全部进行DMA传输；以及开关，根据来自该DMA控制器的传输数据而被控制为接通/断开，所述开关的接通/断开控制方法的特征在于，所述传输数据是用于将所述开关控制为接通的接通数据、用于将所述开关控制为断开的断开数据或者用于将所述开关控制为接通/断开以外的用途的第3数据，在所述预定区域的整个区域中预先写入所述第3数据，对在所述预定周期内在应将所述开关控制为接通的相位和应将所述开关控制为断开的相位的各相位被DMA传输到所述开关的传输数据的传输源地址进行计算，对写入到所计算出的各个传输源地址中的第3数据盖写所述接通数据和断开数据。

本发明的开关的接通/断开控制方法的特征在于，对写入有所述接通数据(或断开数据)的传输源地址的内容盖写所述第3数据，在应将所述开关控制为接通的相位(或应将所述开关控制为断开的相位)更新被DMA传输到所述开关的传输数据的传输源地址，对写入到已更新的传输源地址中的第3数据盖写所述接通数据(或断开数据)。

本发明的开关的接通/断开控制方法的特征在于，准备存储部，将写入有所述接通数据(或断开数据)的传输源地址存储到所述存储部，将存储到该存储部的传输源地址与已更新的传输源地址进行比较，在比较结果一致的情况下，禁止所述第3数据的盖写和所述接通数据(或断开数据)的盖写。

本发明的开关的接通/断开控制方法的特征在于，对写入到所计算出或已更新的传输源地址和从该传输源地址隔开的地址中的第3数据盖写所述接通数据(或断开数据)。

本发明的开关的接通/断开控制方法的特征在于，准备第2存储部，所述开关电路具备多个所述开关，该多个开关根据来自所述DMA控制器的传输数据中的一个而分别被控制为接通和断开，在所述预定周期内预先设定所述开关都未被控制为接通/断开的相位的范围，将在所设定的相位的范围内被DMA传输到所述开关的传输数据的传输源地址的范围存储到所述第2存储部，对写入到该第2存储部所存储的传输源地址的范围内的任意的地址中的第3数据盖写其他第3数据。

本发明的开关的接通/断开控制方法的特征在于，从所述预定区域内的第奇数个(或第偶数个)地址中，计算在应将所述开关控制为接通的相位和应将所述开关控制为断开的相位的各相位被DMA传输到所述开关的传输数据的传输源地址，对写入到所述预定区域内的第偶数个(或第奇数个)地址的任意地址中的第3数据盖写其他第3数据。

本发明的开关的接通/断开控制方法的特征在于，预先设定在所述预定区域内相继被DMA传输的传输数据的边界，在比所述边界靠前侧(或靠后侧)的传输数据被DMA传输的期间，对后侧(或前侧)的任意的传输数据盖写其他传输数据。

本发明的开关电路是，具备：DMA控制器，以预定周期对写入到存储器的预定区域中的多个传输数据全部进行DMA传输；以及开关，根据来自该DMA控制器的传输数据而被控制为接通/断开，所述开关电路的特征在于，所述传输数据是用于将所述开关控制为接通的接通数据、用于将所述开关控制为断开的断开数据或用于将所述开关控制为接通/断开以外的用途的第3数据，所述开关电路具备：写入单元，在所述预定区域的整个区域中写入所述第3数据；计算单元，对在所述预定周期内在应将所述开关控制为接通的相位和应将所述开关控制为断开的相位的各相位被DMA传输到所述开关的传输数据的传输源地址进行计算；以及盖写单元，对写入到该计算单元所计算出的各个传输源地址中的第3数据盖写所述接通数据和断开数据。

本发明的开关电路的特征在于，所述开关电路具备：第2盖写单元，对写入有所述接通数据(或断开数据)的传输源地址的内容盖写所述第3数据；以及更新单元，在应将所述开关控制为接通的相位(或应将所述开关控制为断开的相位)更新被DMA传输到所述开关的传输数据的传输源地址，所述盖写单元对写入到所述更新单元所更新的传输源地址中的第3数据盖写所述接通数据(或断开数据)。

本发明的开关电路的特征在于，所述开关电路具备：存储单元，存储写入有所述接通数据(或断开数据)的传输源地址；比较单元，对该存储单元所存储的传输源地址和所述更新单元所更新的传输源地址进行比较；以及禁止单元，在该比较单元的比较结果一致时，禁止所述第3数据的盖写和所述接通数据(或断开数据)的盖写。

本发明的开关电路的特征在于，所述盖写单元对写入到所述计算单元所计算出或所述更新单元所更新的传输源地址和从该传输源地址隔开的地址中的第3数据盖写所述接通数据(或断开数据)。

本发明的开关电路的特征在于，所述开关电路具备多个所述开关，该多个开关根据来自所述DMA控制器的传输数据中的一个而分别被控制为接通和断开，在所述预定周期内预先设定所述开关都未控制为接通/断开的相位的范围，所述开关电路具备：第2存储单元，存储在所设定的相位的范围内被DMA传输到所述开关的传输数据的传输源地址的范围；以及第3盖写单元，对写入到该第2存储单元所存储的传输源地址的范围内的任意的地址中的第3数据盖写其他第3数据。

本发明的开关电路的特征在于，所述开关电路具备：第2计算单元，从所述预定区域内的第奇数个(或第偶数个)地址中，计算在应将所述开关控制为接通的相位和应将所述开关控制为断开的相位的各相位被DMA传输到所述开关的传输数据的传输源地址；以及第4盖写单元，对写入到所述预定区域内的第偶数个(或第奇数个)地址的任意地址中的第3数据盖写其他第3数据。

本发明的开关电路的特征在于，预先设定在所述预定区域内相继被DMA传输的传输数据的边界，所述开关电路具备第五盖写单元，该第五盖写单元在比所述边界靠前侧(或靠后侧)的传输数据被DMA传输的期间对后侧(或前侧)的任意的传输数据盖写其他传输数据。

在本发明中，以预定周期对存储器的预定区域内的所有的传输数据进行DMA传输，将DMA传输后的传输数据提供给开关而将开关周期性地控制为接通/断开。各传输数据是用于将开关控制为接通/断开的接通数据/断开数据、或者与开关的接通/断开控制无关的第3数据，将其中的第3数据预先写入到预定区域的整个区域中。例如，当在预定周期内取得了应将开关分别控制为接通和断开的相位时，或者被提供作为目标的占空比而计算出应将开关分别控制为接通和断开的相位时，计算在所取得或计算出的各个相位向开关DMA传输的传输数据的传输源地址，对预先写入到所计算出的各个传输源地址中的第3数据盖写接通数据和断开数据。

即，将与开关的接通/断开控制无关的固定的控制数据统一写入到存储器的预定区域的整个区域中，在对与应将开关分别控制为接通和断开的相位对应的存储器的传输源地址的内容分别盖写接通数据和断开数据之后，对存储器的预定区域内的所有传输数据依次进行DMA传输，从而在与分别写入有接通数据和断开数据的传输源地址对应的相位将开关控制为接通/断开。

在本发明中，在更新将开关控制为接通/断开的相位之前，对写入有接通数据和/或断开数据的更新前的传输源地址的内容盖写第3数据。之后，对在应将开关控制为接通和/或断开的新的相位被DMA传输到开关的传输数据的传输源地址进行更新。并且，在更新了开关的接通控制所涉及的传输源地址时，对已更新的传输源地址的内容盖写接通数据，在更新了开关的断开控制所涉及的传输源地址时，对已更新的传输源地址的内容盖写断开数据。

即，在对写入有接通数据和/或断开数据的传输源地址进行更新时，对更新前的传输源地址的内容盖写第3数据，对与盖写对应更新的传输源地址的内容盖写接通数据和/或断开数据，从而简单地更新将开关控制为接通和/或断开的相位。

在本发明中，将写入有更新前的接通数据和/或断开数据的传输源地址存储到存储部中，将所存储的传输源地址和更新后的传输源地址进行比较，禁止对写入到一致的地址中的接通数据和/或断开数据进行的第3数据的盖写以及对第3数据进行的接通数据和/或断开数据的盖写。

由此，在应将开关控制为接通和/或断开的相位的更新前后在接通数据和/或断开数据的传输源地址中没有变化时，能够省略对存储器的预定区域内的不必要的写入。

在本发明中，在对写入到所计算出的传输源地址中的第3数据盖写接通数据时，对写入到从所计算出的传输源地址向前/后隔开的地址中的第3数据也盖写接通数据。另外，当对写入到所计算出的传输源地址中的第3数据盖写断开数据时，对写入到从所计算出的传输源地址向前/后隔开的地址中的第3数据也盖写断开数据。

由此，接通数据和断开数据的任一方或双方被二次写入，因此能够切实地进行对开关的接通/断开控制。

在本发明中，在预先设定将根据一个传输数据单独地控制为接通和断开的多个开关都未被控制为接通/断开的相位的范围的情况下，将在所设定的相位的范围内被DMA传输到开关的传输数据的传输源地址的范围存储到第2存储部。在该传输源地址的范围内始终保持第3数据。当在该状态下例如对开关进行接通/断开控制以外的其他控制时，对写入到第2存储部所存储的传输源地址的范围内的任意地址中的第3数据盖写与上述其他控制对应的其他第3数据。

由此，能够进行对开关的其他控制而无需搜索即使盖写其他第3数据也无妨的传输源地址，也不会影响对开关的接通/断开控制。

在本发明中，关于应该对其内容分别盖写接通数据和断开数据的地址，可以是双方都从存储器的预定区域内的第奇数个地址中计算，或者双方都从第偶数个地址中计算。当在该状态下例如对开关进行接通/断开控制以外的其他控制的情况，在对第奇数个地址的内容盖写接通数据和断开数据时，对第偶数个地址中的任意地址的内容盖写与上述其他控制对应的其他第3数据。另外，在对第偶数个地址的内容盖写接通数据和断开数据时，对第奇数个地址中的任意地址的内容盖写与上述控制对应的其他第3数据。

由此，能够随时进行对开关的其他控制而无需搜索即使盖写其他第3数据也无妨的传输源地址，也不会影响对开关的接通/断开控制。

在本发明中，在对存储器的预定区域内的传输数据进行更新的处理例如在时间上被前后分割时，预先设定应在所分割的各处理中更新的传输数据的边界。并且，在比所设定的边界靠前侧的传输数据被DMA传输的期间，对后侧的任意的传输数据盖写其他传输数据来进行更新。另外，在比所设定的边界靠后侧的传输数据被DMA传输的期间，对前侧的任意的传输数据盖写其他传输数据来进行更新。

由此，能够在不影响对开关的接通/断开控制的情况下更新将开关控制为接通/断开的相位。

发明效果

根据本发明，将与开关的接通/断开控制无关的固定的控制数据统一写入到存储器的预定区域的整个区域中，对其中的两个控制数据分别盖写接通数据和断开数据而起动DMA传输，从而将开关控制为接通/断开。

因此，能够减轻将根据控制数据而被控制各种动作的开关控制为接通/断开时的处理负荷。

附图说明

图1是示出本发明的实施方式1的开关电路的构成例的框图。

图2是用于说明本发明的实施方式1的开关电路中的命令和响应的收发的时序图。

图3是示出本发明的实施方式1的开关电路中的命令与FET的接通/断开控制的对应的说明图。

图4是示出通过本发明的实施方式1的开关电路将FET控制为接通/断开的CPU的处理步骤的流程图。

图5是示出本发明的实施方式2的开关电路中的命令与FET的接通/断开控制的对应的说明图。

图6是示出通过本发明的实施方式2的开关电路更新针对FET的接通/断开控制的CPU的处理步骤的流程图。

图7A是示出本发明的实施方式3的开关电路中的命令与FET的接通/断开控制的对应的说明图。

图7B是示出本发明的实施方式3的开关电路中的命令与FET的接通/断开控制的对应的说明图。

图8是示出通过本发明的实施方式3的开关电路更新针对FET的接通控制的CPU的处理步骤的流程图。

图9是示出本发明的实施方式4的开关电路中的命令与FET的接通/断开控制的对应的说明图。

图10是示出本发明的实施方式5的开关电路中的命令与FET的接通/断开控制的对应的说明图。

图11A是示出本发明的实施方式6的开关电路中的命令与FET的接通/断开控制的对应的说明图。

图11B是示出本发明的实施方式6的开关电路中的命令与FET的接通/断开控制的对应的说明图。

具体实施方式

以下，根据示出本发明的实施方式的附图对本发明进行详细说明。此处，作为本发明的开关装置所具备的开关，对使用了以Infineon社制的SPOC为代表的智能功率器件、具体地说是具有SPI通信接口的多个信道IPD(以下，简称为IPD)的例子进行说明。

(实施方式1)

图1是示出本发明的实施方式1的开关电路的构成例的框图。开关电路包括具有CPU11的微型计算机而构成。在CPU11中，存储程序等信息的ROM12、存储暂时产生的信息的RAM(相当于存储器、存储部以及第2存储部)13、产生固定周期的信号的计时器14、控制针对DMA请求的DMA传输的DMA控制器15、对中断请求进行处理的中断控制器16以及进行依照SPI的通信的SPI控制器17彼此总线连接。

开关电路还包括具有四个MOSFET(以下，简称为FET)181的IPD(相当于开关)18，SPI控制器17和IPD18之间由SPI通信中的主机输出/从机输入(MOSI：Master Out Slave In)、主机输入/从机输出(MISO：Master In Slave Out)以及时钟(SCK：Serial Clock)的各信号线连接。在本实施方式1中，SPI控制器17被设定为主机，IPD18内置的未图示的SPI接口被设定为从机。

RAM13包含命令表(相当于预定区域)131以及响应表132而构成，命令表131被写入通过基于DMA控制器15的DMA传输而传输到SPI控制器17的多个命令(相当于传输数据)；响应表132被写入通过DMA传输而从SPI控制器17传输的响应。根据命令表131的尺寸，确定当上述的FET181被控制为接通/断开时的占空比的精度(在后文中详细叙述)。

计时器14以固定周期产生作为触发的DMA请求，该触发为用于使DMA控制器15分别以命令表131和响应表132为对象进行DMA传输的触发。计时器14所产生的DMA请求分别提供给DMA控制器15的两个DMA信道(后述)。

DMA控制器15具有多个用于分别受理多个DMA请求的DMA信道。DMA控制器15在受理了任一个DMA请求时，对CPU11提供请求总线的保持的信号(所谓的HOLD信号)，在由CPU11提供了确认信号(所谓的HOLDA信号)时，DMA控制器15执行针对所受理的DMA请求的DMA传输。在对各个DMA信道设定的一系列的DMA传输完成时，DMA控制器15对中断控制器16提供DMA完成的中断请求。

DMA控制器15具有针对各DMA信道例如表示DMA的传输源地址的寄存器、表示DMA的传输目的地地址的寄存器、表示DMA的传输次数的寄存器、表示DMA的传输大小、传输源地址的计数方向(递增/递减/固定)以及传输目的地地址的计数方向(递增/递减/固定)的寄存器以及表示DMA传输的允许/禁止的寄存器。每进行一次DMA传输，则传输次数减1。

中断控制器16构成为能够受理多个中断请求，在受理到任一中断请求时，对CPU11提供请求中断的信号(所谓的INT信号)，在由CPU11提供了确认信号(所谓的INTA信号)时，将与各中断请求对应的中断矢量发送到总线。在发送到总线的中断矢量被CPU11读入时，CPU11执行与各中断请求对应的中断处理。在本实施方式1中，使DMA完成的中断请求的优先级成为最高。

SPI控制器17具有对发送到MOSI的信号线的命令进行缓冲的发送缓冲器以及对从MISO的信号线接收到的响应进行缓冲的接收缓冲器。在发送缓冲器和接收缓冲器各自分配有映射到存储器的地址或者输入输出端口的地址，经由总线从CPU11或DMA控制器15进行访问。在本实施方式1中，仅在发送命令的期间且接收响应的期间，SPI控制器17向SCK的信号线发送时钟脉冲。

IPD18从MOSI的信号线接收命令并进行与命令对应的处理，向MISO的信号线发送作为处理结果的响应。IPD18所具有的四个FET181分别由N沟道型的MOSFET构成，各自的漏极与+B电源连接，来自各自的源极的输出1、2、3、4被供给到负荷19。四个FET181分别通过在从MOSI的信号线接收到的输出命令中包含的不同的1比特而被控制为接通/断开。

在上述的结构中，在命令表131的头地址被设定为传输源地址的DMA传输中，传输目的地地址被设定为SPI控制器17的发送缓冲器的地址，传输目的地地址的计数方向被设定为“固定”。关于传输大小，根据IPD18的命令长而被设定为1字节。另外，在响应表132的头地址被设定为传输目的地地址的DMA传输中，传输源地址被设定为SPI控制器17的接收缓冲器的地址，传输源地址的计数方向被设定为“固定”，传输大小被设定为1字节。被设定为命令表131和响应表132各自的头地址的传输源地址和传输目的地地址在每进行一次DMA传输时加1。

由此，通过DMA控制器15所控制的DMA传输，写入到命令表131的命令以计时器14所产生的DMA请求的周期依次被传输到SPI控制器17的发送缓冲器，并发送到IPD18。另外，通过DMA控制器15所控制的DMA传输，SPI控制器17从IPD18接收而在接收缓冲器中缓冲的响应以计时器14所产生的DMA请求的周期依次被传输到响应表132。

此外，SPI控制器17发送到SCK的信号线的时钟脉冲基于SPI控制器17所具有的未图示的分频器对未图示的原始时钟进行分频而生成的信号。SPI控制器17将一个命令发送到MOSI的信号线这一动作需要至少与上述时钟周期的8倍相当的时间，但是相比于该时间，将命令DMA传输到SPI控制器17的发送缓冲器的时间间隔变得充分长。换言之，以上述时钟的周期比计时器14所产生的DMA请求的周期的1/8周期充分短的方式选择上述分频器的分频比。

接着，对在命令表131和响应表132各自与IPD18之间收发的命令和响应进行说明。

图2是用于说明本发明的实施方式1的开关电路中的命令和响应的收发的时序图。在图2所示的六个时序图中都将相同的时间轴作为横轴，从图的上方起示出来自命令表131的DMA传输的执行状态、从DMA控制器15提供给中断控制器16的DMA完成中断的接通/断开状态、MOSI的信号线上的数据内容、MISO的信号线上的数据内容、SPI控制器17的接收缓冲器的内容以及针对响应表132的DMA传输的执行状态。

在命令表131中例如从头地址起依次写入从命令A到命令Z的26个命令。各命令以计时器14所产生的DMA请求的周期进行DMA传输。当写入到命令表131的末尾的命令Z在时刻t1被DMA传输到SPI控制器17的发送缓冲器(以下，简称为发送缓冲器)时，将命令Z发送到MOSI的信号线上。在发送命令Z的期间发送到MISO的信号线上的响应是针对命令Z的上一个命令Y的响应Y。

另一方面，在从接收到比响应Y再上一个响应X起直到完成响应Y的接收为止的期间，在SPI控制器17的接收缓冲器(以下，简称为接收缓冲器)中保持响应X。该响应X几乎与时刻t1的命令Z的DMA传输同时被DMA传输到响应表132。由于基于DMA控制器15的DMA传输不会两个同时进行，虽然在命令Z的DMA传输与响应X的DMA传输之间产生少许的时间差，但是此处无视该时间差。

另外，在时刻t1的DMA传输完成时，从DMA控制器15对中断控制器16产生DMA完成中断，通过与该DMA完成中断对应的中断处理，进行针对DMA控制器15的设定。其结果是，从命令表131向发送缓冲器的DMA传输的传输源地址被设定为命令表131的头地址即写入有命令A的地址。另外，从接收缓冲器向响应表132的DMA传输的传输目的地地址被设定为响应表132的头地址。

之后，在时刻t2，写入到命令表131的头地址的命令A被DMA传输到发送缓冲器并发送到MOSI的信号线上，在该期间，响应Z被发送到MISO的信号线上，另外，从接收到响应Y起直到响应Z的接收完成的期间，在接收缓冲器中保持响应Y，该响应Y几乎与时刻t2的命令A的DMA传输同时传输到响应表132的头地址。

以下同样地，在时刻t3，写入到命令表131的第2个地址的命令B被DMA传输到发送缓冲器，保持在接收缓冲器中的响应Z被传输到响应表132的第2个地址。另外，在时刻t4，写入到命令表131的第3个地址的命令C被DMA传输到发送缓冲器，保持在接收缓冲器中的响应A被传输到响应表132的第3个地址。这样一来，留意到在写入有命令的地址的偏移(与表的头地址的差分)和传输与命令对应的响应的地址的偏移之间产生两个地址量的偏差。

接着，对根据命令表131的内容而将FET181控制为接通/断开的具体例进行说明。

图3是示出本发明的实施方式1的开关电路中的命令与FET181的接通/断开控制的对应的说明图。在图3中，将FET181被控制为接通/断开的周期(相当于预定周期)中的相位(单位为弧度：以下相同)作为横轴，从图的上段起示出用于将FET181控制为接通/断开的命令表131的内容A和内容B的各内容、FET181的接通/断开状态。将FET181控制为接通/断开的周期例如为10ms。

以下，只要没有特别说明，则设为在命令表131中写入有13个命令。另外，通过命令表131内的命令中的第1个地址内的命令而控制相位0的FET181的接通/断开状态，通过第y个(y＝2、3、··10、11、12、13)地址内的命令而控制相位Pz(z＝2、··a、b、c、d)的FET181的接通/断开状态。由此，FET181被控制为接通/断开时的占空比的精度为7.7％(＝100/13)。例如，在将命令表131的尺寸设为能够写入100个命令的尺寸时，上述占空比的精度为1％。

作为命令的控制对象的FET181由命令的下位4比特分别进行指定。在与各FET181对应的比特为1(或0)时，各个FET181被控制为接通(或断开)。以下，只要没有特别说明，则将关注的特定的FET181控制为接通和断开的命令表述为接通命令(相当于接通数据)和断开命令(相当于断开数据)。DIAG命令为与FET181的接通/断开控制无关的诊断命令(相当于第3数据)。

如图3的下段所示，当在相位P3将FET181控制为接通且在相位Pb将FET181控制为断开时，以往需要在命令表131的第1个和第2个地址(对应于相位0和P2)与第11～13个地址(对应于相位Pb～Pd)中准备并写入断开命令，并在第3～10个地址(对应于相位P3～Pa)中准备并写入接通命令。在命令表131的尺寸较大时，存在CPU11的处理负荷相应地增加这样的问题。

相对于此，在本实施方式1中，如图3的上段所示，首先在命令表131的整个区域即连续的所有的地址内单纯地复制并写入固定形式的DIAG命令，之后如图3的中段所示，对分别写入到命令表131的第3个和第11个地址(对应于相位P3和Pb)的DIAG命令盖写接通命令和断开命令，从而减轻CPU11的处理负荷。当在DMA控制器15的DMA信道中存在空白时，例如将存储到ROM12中的DIAG命令的数据通过DMA传输写入到命令表131的整个区域，从而能够显著地减轻CPU11的处理负荷。DIAG命令也可以是寄存器的读取命令等其他命令。

以下，关于上述的开关电路的动作，使用示出其动作的流程图进行说明。以下示出的处理按照预先存储在ROM12中的控制程序而通过CPU11来执行。

图4是示出通过本发明的实施方式1的开关电路将FET181控制为接通/断开的CPU11的处理步骤的流程图。图4的处理例如在使该开关电路初始化之后最初将FET181控制为接通/断开时起动。

在图4中使用的接通相位和断开相位分别是为了对供给到负荷19的电力进行PWM控制而应将FET181控制为接通和断开的相位，且能够随时从RAM13读取。关于接通相位和断开相位，例如可以由CPU11通过未图示的通信单元从外部适时取得，也可以根据成为目标的占空比而由CPU11适时计算。

在以下所示的流程图中，将接通命令、断开命令以及DIAG命令分别表述为接通数据、断开数据以及诊断命令(对于后述的其他实施方式中的流程图也相同)。

在图4的处理起动时，CPU11在命令表131的整个区域中写入诊断命令(S10：相当于写入单元)。之后，CPU11从RAM13读取接通相位(S11)，根据所读取的接通相位，计算应写入接通数据的接通地址(相当于在接通相位应DMA传输到开关的传输数据的传输源地址)(相当于S12：计算单元)。并且，CPU11对写入到所计算出的接通地址的诊断命令盖写接通数据(相当于S13：盖写单元)，为了之后的参照而将接通地址存储到RAM13(相当于S14：存储单元)。其中，在计算接通地址的过程中，当在CPU11的寄存器等中存储有接通地址时，不需要步骤S14的处理(关于后述的断开地址也相同)。

接着，CPU11从RAM13读取断开相位(S15)，根据所读取的断开相位，计算应写入断开数据的断开地址(相当于在断开相位应DMA传输到开关的传输数据的传输源地址)(相当于S16：计算单元)。并且，CPU11对写入到所计算出的断开地址的诊断命令盖写断开数据(相当于S17：盖写单元)，为了之后的参照而将断开地址存储到RAM13中(相当于S18：存储单元)。

之后，CPU11在对DMA控制器15进行了禁止DMA传输的设定之后(S19)，进行DMA传输的传输源地址、传输次数等的设定(S20)，最后进行允许DMA传输的设定(S21)，结束图4的处理。

在进行了允许DMA传输的设定之后，通过DMA控制器15，受理来自计时器14的固定周期的DMA请求，写入到命令表131的DIAG命令、接通命令、断开命令等命令以上述固定周期逐个地DMA传输到SPI控制器17。在命令表131的内容全部被DMA传输时，只要在与DMA完成的中断请求对应的中断处理中执行图4的步骤S19～S21所示的处理即可。其中，在DMA控制器15具有DMA传输的重复功能的情况下即在DMA传输完成时自动地刷新传输源地址、传输次数等的设定的情况下，不需要特别的中断处理。

如上所述，根据本实施方式1，例如以10ms周期对包含在RAM13中的命令表131内的所有的命令进行DMA传输，将DMA传输后的命令提供给IPD18而以10ms周期将IPD18(具体地说IPD18具有的FET181：以下同样)控制为接通/断开。各命令是用于将IPD18控制为接通/断开的接通命令(接通数据)/断开命令(断开数据)或者与IPD18的接通/断开控制无关的DIAG(诊断)命令，将其中的DIAG命令预先写入到命令表131的整个区域。并且，在10ms的周期内从RAM13读取应将IPD18控制为接通和断开的相位，计算在所读取的各个相位DMA传输到IPD18的命令的传输源地址(接通地址和断开地址)，对预先写入到所算出的各自的传输源地址的DIAG命令盖写接通命令和断开命令。

即，将作为与IPD18的接通/断开控制无关的固定控制数据的诊断命令统一写入到命令表131的整个区域，在对与应将IPD18分别控制为接通和断开的相位对应的命令表131内的接通地址和断开地址的内容分别盖写接通数据和断开数据盖写之后，对命令表131内的所有的命令依次进行DMA传输，从而在与分别写入有接通数据和断开数据的接通地址和断开地址对应的相位将IPD18控制为接通/断开。

因此，能够减轻将根据控制数据而被控制各种动作的开关控制为接通/断开时的处理负荷。

(实施方式2)

实施方式1为未考虑将IPD18控制为接通/断开的相位的更新的方式，与此相对地，实施方式2是在执行实施方式1中的处理之后更新将IPD18控制为接通/断开的相位的方式。

实施方式2中的开关电路的硬件结构与实施方式1相同，因此对于对应的地方标注相同的标号并省略其说明。

图5是示出本发明的实施方式2的开关电路中的命令与FET181的接通/断开控制的对应的说明图。在图5中，将FET181被控制为接通/断开的周期中的相位作为横轴，从图的最上段起依次示出用于将FET181控制为接通/断开的命令表131的内容B、内容A以及内容C的各内容和FET181的接通/断开状态。

此处，对如下的情况进行说明：从如上述的图3的下段所示地在相位P3将FET181控制为接通且在相位Pb将FET181控制为断开的状态，更新为如图5的最下段所示地在相位P3将FET181控制为接通且在相位P9将FET181控制为断开的状态。在控制的更新之前，如图5的最上段所示，在命令表131的第3个地址中写入接通命令，在第11个地址中写入断开命令。

在进行控制的更新时，如图5的第2段所示，命令表131的整个区域被DIAG命令充满。即，回到图3的上段所示的命令表131的内容A。为此，对分别写入有接通命令和断开命令的第3个和第11个地址各自的内容盖写DIAG命令。

接着，根据重新从RAM13读取的接通相位和断开相位的各相位而更新接通地址和断开地址。此处，接通地址为与更新前相同的地址，断开地址设为命令表131的第9个地址。并且，对所更新的接通地址和断开地址各自的内容盖写接通命令和断开命令，成为如图5的第3阶段所示的命令表131的内容C。

另外，判定更新前后的接通地址(或断开地址)是否一致，在接通地址(或断开地址)一致时，也可以不对接通地址(或断开地址)盖写DIAG命令和接通命令(或断开命令)。

以下，关于上述的开关电路的动作，使用表示该动作的流程图进行说明。以下所示的处理按照预先存储在ROM12中的控制程序而通过CPU11来执行。

图6是示出通过本发明的实施方式2的开关电路更新针对FET181的接通/断开控制的CPU11的处理步骤的流程图。

图5的处理在存储到RAM13中的接通相位和/或断开相位被更新时起动。在以下所示的流程图中，将“对地址的内容盖写”简单地表述为“对地址盖写”(后述的其他实施方式中的流程图也相同)。

在图6的处理起动时，CPU11从RAM13读取例如在图4的步骤S14中存储的接通地址即在更新前写入了接通数据的地址(S31)。并且，CPU11从RAM13重新读取被更新的接通相位(S32)，根据新读取的接通相位，更新应盖写接通数据的接通地址(相当于S33：更新单元)。接着，CPU11对从RAM13读取的接通地址与所更新的接通地址进行比较(相当于S34：比较单元)，判定比较结果是否一致(S35)，在一致时(S35：是)，处理转移到后述的步骤S41(相当于禁止单元)。

在比较判定的两个地址不一致时(S35：否)，CPU11对从RAM13读取的接通地址盖写诊断命令(相当于S36：第2盖写单元)，并且对写入到所更新的接通地址的诊断命令盖写接通数据(相当于S37：盖写单元)，将所更新的接通地址存储到RAM13(相当于S38：存储单元)。其中，当在计算接通地址的过程中，在CPU11的寄存器等(相当于存储部)中存储有接通地址时，不需要步骤S38的处理(后述的断开地址也相同)。

接着，CPU11从RAM13读取例如在图4的步骤S18中存储的断开地址即在更新前写入了断开数据的地址(S41)。并且，CPU11从RAM13重新读取被更新的断开相位(S42)，根据新读取的断开相位，更新应盖写断开数据的断开地址(相当于S43：更新单元)。接着，CPU11对从RAM13读取的断开地址与所更新的断开地址进行比较(相当于S44：比较单元)，判定比较结果是否一致(S45)，在一致时(S45：是)，结束图6的处理(相当于禁止单元)。

在比较判定的两个地址不一致时(S45：否)，CPU11对从RAM13读取的接通地址盖写诊断命令(相当于S46：第2盖写单元)，并且对写入到所更新的断开地址的诊断命令盖写断开数据(相当于S47：盖写单元)，将更新的断开地址存储到RAM13(相当于S48：存储单元)，结束图6的处理。

另外，在上述的流程图中，虽然在步骤S35和步骤S45中分别判断更新前后的接通地址和断开地址是否一致，但是也可以不进行步骤S35和/或步骤S45的判定而将处理推进到步骤S36和/或步骤S46。

如上所述，通过更新命令表131中的接通命令和/或断开命令的写入地址，适时更新将FET181控制为接通/断开的相位。

如上所述，根据本实施方式2，在将IPD18控制为接通/断开的相位的更新之前，暂时存储写入有接通命令(接通数据)和/或断开命令(断开数据)的更新前的传输源地址(接通地址和/或断开地址)，对所存储的传输源地址的内容盖写DIAG(诊断)命令。之后，更新在应将IPD18控制为接通和/或断开的新的相位DMA传输到IPD18的命令的传输源地址。并且，在更新了IPD18的接通控制的传输源地址时，对所更新的传输源地址盖写接通命令，在更新了IPD18的断开控制的传输源地址时，对所更新的传输源地址盖写断开命令。

因此，在更新写入有接通数据和/或断开数据的接通地址时，利用诊断命令盖写更新前的接通地址和/或断开地址的内容，并对与盖写对应地更新的接通地址和/或断开地址的内容盖写接通数据和/或断开数据，从而能够简单地更新将IPD18控制为接通和/或断开的相位。

另外，根据实施方式2，将更新前的接通地址和/或断开地址存储到RAM13，将所存储的接通地址和/或断开地址与更新后的对应接通地址和/或断开地址进行比较，禁止对写入到一致的地址中的接通数据和/或断开数据进行的DIAG命令的盖写以及对DIAG命令进行的接通数据和/或断开数据的盖写。

因此，当在应将IPD18控制为接通和/或断开的相位的更新前后在接通地址和/或断开地址中没有变化时，能够省略对命令表131的不需要的写入。

(实施方式3)

实施方式1是仅对与接通相位和断开相位各自对应的命令表131内的接通地址和断开地址盖写接通命令和断开命令的方式，与此相对地，实施方式3是对从接通地址和断开地址分别隔开的地址也盖写接通命令和断开命令的方式。

实施方式3中的开关电路的硬件结构与实施方式1相同，因此对于对应的地方标注相同的标号并省略其说明。

图7A和图7B是示出本发明的实施方式3的开关电路中的命令与FET181的接通/断开控制的对应的说明图。在图7A和图7B中，将FET181被控制为接通/断开的周期中的相位作为横轴。在图7A和图7B的各图中，在上段示出用于将FET181控制为接通/断开的命令表131的内容D和内容E，在下段示出FET181的接通/断开状态。

如图7A所示，对与应将FET181分别控制为接通和断开的接通相位对应的接通地址和从该地址隔开了一地址的地址盖写接通命令和断开命令，从而切实地进行对FET181的接通/断开的控制。

例如，在应将FET181控制为接通的接通相位为相位P3(或P4)时，对与相位P4(或P3)对应的地址也盖写接通命令。由此，即使在FET181在相位P3未被控制为接通的情况下，在相位P4被控制为接通的概率也得到提高。同样，在应将FET181控制为断开的断开相位为相位P9(或Pa)时，对与相位Pa(或P9)对应的地址也盖写断开命令。由此，即使在FET181在相位P9未被控制为断开的情况下，在相位Pa被控制为断开的概率也得到提高。

转移到图7B，对与应将FET181分别控制为接通和断开的接通相位和断开相位对应的地址以及从该地址隔开了两地址以上的地址盖写接通命令和断开命令，从而切实地进行对FET181的接通/断开的控制。

例如，在应将FET181控制为接通的接通相位为相位P3(或P5)时，对与相位P5(或P3)对应的地址也盖写接通命令。由此，即使在FET181在相位P3未被控制为接通的情况下，在相位P5被控制为接通的概率也得到提高。同样，在应将FET181控制为断开的断开相位为相位P9(或Pb)时，对与相位Pb(或P9)对应的地址也盖写断开命令。由此，即使在FET181在相位P9未被控制为断开的情况下，在相位Pb被控制为断开的概率也得到提高。

以下，关于上述的开关电路的动作，使用表示该动作的流程图进行说明。以下所示的处理按照预先存储在ROM12中的控制程序而通过CPU11来执行。

图8是示出通过本发明的实施方式3的开关电路更新针对FET181的接通控制的CPU11的处理步骤的流程图。图8的处理在存储到RAM13中的接通相位被更新时起动。

在图8的处理起动时，CPU11对例如在图4的步骤S12或步骤S14中存储的接通地址即在更新前写入有接通数据的地址盖写诊断命令(相当于S50：第2盖写单元)，进而对从盖写的地址隔开了一地址的地址或隔开了两地址以上的地址也盖写诊断命令(相当于S51：第2盖写单元)。地址隔开的方向可以是地址增加的方向也可以是地址减少的方向。之后，CPU11从RAM13重新读取被更新的接通相位(S52)，根据新读取的接通相位，更新应写入接通数据的接通地址(相当于S53：更新单元)。

接着，CPU11对已更新的接通地址盖写接通数据(相当于S54：盖写单元)，进而对从所盖写的地址隔开了一地址的地址或隔开了两地址以上的地址盖写接通数据(相当于S55：盖写单元)。之后，CPU11将已更新的接通地址存储到RAM13(相当于S56：存储单元)，结束图8的处理。其中，在计算接通地址的过程中，当在CPU11的寄存器等中存储有接通地址时，不需要步骤S56的处理。

另外，在上述的流程图中，虽然对接通相位被更新的情况进行了说明，但是示出在断开相位被更新时更新针对FET181的断开控制的CPU11的处理步骤的流程图与图8同样地示出。具体地说，只要将图8中的接通地址、接通相位以及接通数据分别置换为断开地址、断开相位以及断开数据即可。

如上所述，根据本实施方式3，在对写入到所计算出的传输源地址(接通地址)中的DIAG命令盖写接通命令(接通数据)时，对写入到从所计算出的传输源地址向前/后隔开了一地址以上的地址中的DIAG命令也盖写接通命令。另外，在对写入到所计算出的传输源地址(断开地址)中的DIAG命令盖写断开命令(断开数据)时，对写入到从所计算出的传输源地址向前/后隔开了一地址以上的地址中的DIAG命令也盖写断开命令。

因此，通过对接通数据和断开数据中的任一方或双方进行二次写入，能够切实地进行针对IPD18的接通/断开控制。

(实施方式4)

实施方式1～3是对将FET181控制为接通/断开的命令和DIAG命令进行DMA传输的方式，与此相对地，实施方式4是将FET181控制为接通/断开的命令和DIA命令以及除此以外的控制命令DMA传输到IPD18的方式。

实施方式4中的开关电路的硬件结构与实施方式1相同，因此对于对应的地方标注相同的标号并省略其说明。

图9是示出本发明的实施方式4的开关电路中的命令与FET181的接通/断开控制的对应的说明图。在图9中，将FET181被控制为接通/断开的周期中的相位作为横轴，从图的上段起依次示出用于将四个FET181控制为接通/断开的命令表131的内容F以及与输出1～4各自对应的FET181的接通/断开状态。

在图9的最上段所示的命令表131的内容F中，通过一个输出命令所包含的下位4比特的1/0，表示与输出1～4各自对应的FET181被控制为接通/断开的情况。例如，与输出1对应的FET181在相位P3被控制为接通，在相位P9被控制为断开。同样，与输出2、3、4各自对应的FET181在相位P4、P5、P6被控制为接通，在相位Pa、Pb、Pc被控制为断开。

如图9所示的例子，在预先设定了从0到2π为止的一周期中的各相位中的与IPD18的输出1～4各自对应的FET181都未被控制为接通/断开的相位的范围的情况下，在与所设定的相位的范围对应的命令表131内的地址的范围内始终写入有DIAG命令。具体地说是命令表131中的第1个、第2个、第7个、第8个以及第13个地址。存储这种地址的范围(相当于第2存储单元)，并对写入到所存储的范围内的任一个地址的DIAG命令盖写用于控制IPD18的其他控制命令(相当于第3盖写单元)，从而在不会对各FET181的接通/断开控制产生影响的情况下对IPD18的动作进行控制。

即，在盖写的其他控制命令通过DMA传输而传输到SPI控制器17进而通过SPI通信而被IPD18接收时，IPD18由其他控制命令控制。作为其他控制命令的例子，例如可以例举解除保持为锁存状态的FET181的命令、切换关于输出1～4的感测电流的命令。

如上所述，根据本实施方式4，在预先设定了通过一个命令单独地控制为接通和断开的四个FET181都未被控制为接通/断开的相位的范围时，将在所设定的相位的范围内DMA传输到开关的传输数据的传输源地址的范围存储到RAM13。在该传输源地址的范围内始终保持DIAG(诊断)命令。当在该状态下例如对IPD18进行接通/断开控制以外的其他控制时，对写入到存储于RAM13的传输源地址的范围内的任意地址的DIAG命令盖写与上述其他控制对应的其他控制命令。

因此，能够进行针对IPD18的其他控制而不需要搜索即使盖写其他控制命令也无妨的传输源地址，也不会影响对IPD18的接通/断开控制。

(实施方式5)

实施方式4为存储始终保持DIAG命令的传输源地址的范围并对所存储的地址范围内的任意的地址的内容盖写其他控制命令的方式，与此相对地，实施方式5为每隔一个地址分开准备对其内容盖写接通命令或断开命令的传输源地址以及盖写其他控制命令的传输源地址的方式。

实施方式5中的开关电路的硬件结构与实施方式1相同，因此对于对应的地方标注相同的标号并省略其说明。

图10是示出本发明的实施方式5的开关电路中的命令与FET181的接通/断开控制的对应的说明图。在图10中，将FET181控制为接通/断开的周期中的相位作为横轴，在图的上段示出用于将FET181控制为接通/断开的命令表131的内容G，在下段示出FET181的接通/断开状态。

在本实施方式5中，例如将命令表131的尺寸设为能够写入200个命令的尺寸，并对命令表131的整个区域盖写DIAG命令(相当于写入单元)。在对命令表131内的DIAG命令盖写接通命令或断开命令时，从命令表131所包含的100个第奇数个地址中计算出应盖写的地址(相当于第2计算单元)。由此，IPD18被控制为接通/断开时的占空比的精度为1％。另外，在对命令表131内的DIAG命令盖写其他控制命令时，对100个第偶数个地址中的任意的地址的内容进行盖写(相当于第4盖写单元)。也可以对多个第偶数个地址的内容盖写其他控制命令。

如上所述，通过将盖写用于将FET181控制为接通/断开的命令的地址与盖写DIAG命令以外的其他控制命令的地址分离开，能够在将FET181控制为接通/断开的周期中的任意的相位将任意的控制命令提供给IPD18。

另外，也可以对第奇数个地址的内容盖写其他控制命令，对第偶数个地址的内容盖写接通命令或断开命令。

如上所述，根据本实施方式5，关于应该对其内容分别盖写接通命令(接通数据)和断开命令(断开数据)的地址，双方都从命令表131内的第奇数个地址中计算，或者双方都从第偶数个地址中计算。当在该状态下例如对IPD18进行接通/断开控制以外的其他控制的情况下，在对第奇数个地址的内容盖写接通命令和断开命令时，对在第偶数个写入有命令的任意地址中写入的DIAG命令盖写其他控制命令。另外，在对第偶数个地址的内容盖写接通命令和断开命令时，对在第奇数个写入有命令的任意地址中写入的DIAG命令盖写其他控制命令。

因此，能够随时进行对IPD18的其他控制而无需搜索即使盖写其他控制命令也无妨的传输源地址，也不会影响对IPD18的接通/断开控制。

另外，根据实施方式5，与在实施方式1中将IPD18控制为接通/断开的占空比的精度为1％的情况相比，通过将命令表131的尺寸设为2倍，从而能够以与实施方式1的情况相同精度的占空比将IPD18控制为接通/断开。

(实施方式6)

实施方式1～5为未明示应更新命令表131的内容的定时的方式，与此相对地，实施方式6是在FET181被控制为接通/断开的周期中的前半定时和后半定时更新命令表131内的不同区域的内容的方式。

实施方式6中的开关电路的硬件结构与实施方式1相同，因此对于对应的地方标注相同的标号并省略其说明。

图11A和图11B是示出本发明的实施方式6的开关电路中的命令与FET181的接通/断开控制的对应的说明图。在图11A和图11B中，将FET181被控制为接通/断开的周期中的相位作为横轴。在图11A和图11B的各图中，在下段示出FET181的接通/断开状态，在其上段示出用于将FET181控制为接通/断开的命令表131的内容H和内容I。在图11A的最上段示出命令表131的内容的更新处理的执行状态。

另外，可以说将命令表131内的地址作为传输源地址的DMA传输与CPU11对命令表131的更新处理不会直接竞争。但是，例如在CPU11更新接通地址时，在对更新前的接通地址的内容盖写了DIAG命令之后且在对更新后的接通地址盖写接通命令之前，更新前后的接通地址的内容被DMA传输时，在该周期中FET181未接通，一个周期期间无法进行FET181的接通/断开控制。为了避免该情况，只要保证在CPU11更新命令表131的一部分区域(或其他区域)的期间中所述一部分区域(或其他区域)不成为DMA传输的对象即可。

因此，如图11A的最上段所示，使更新命令表131的整个区域的处理例如分割为在将FET181控制为接通/断开的周期中的相位0和P7这两处起动的处理。并且，将通过这两个更新处理而更新的区域的边界例如设定为与相位P6和P7的中间相位对应的地址。即，通过在相位0起动的更新处理来更新比上述地址的边界靠后侧的地址的内容(相当于第五盖写单元)。并且，通过在相位P7起动的更新处理来更新比上述地址的边界靠前侧的地址的内容(相当于第五盖写单元)。由此，防止命令表131的内容的更新处理与DMA传输之间的干扰。

另外，只要上述两个更新处理各自在处理中且作为处理对象的区域未被DMA传输，则这两个更新处理应被起动的相位不限定于相位0和P7，上述地址的边界也不限定于与相位P6和P7的中间相位对应的地址。例如，上述两个更新处理也可以在将FET181控制为接通/断开的周期内在时间上等间隔地起动。另外，上述更新处理在上述周期内可以起动3次以上，在该情况下只要根据该起动次数而适当地设定作为各更新处理的更新对象的区域的边界地址即可。

接着，对能够省略在相位0和P7起动的更新处理中的一个更新处理的情况进行说明。

如图11A的最下段所示，在例如将FET181控制为接通的接通相位被固定为相位0且将FET181控制为断开的断开相位在相位P7～Pd之间变化时，能够省略在相位P7起动的更新处理。即，写入到命令表131的命令中的与相位P0和P2～P6各自对应的第1个和第2个～第6个地址内的命令被固定为接通命令和DIAG命令，无需更新这些命令。

相对于此，关于与相位P7～Pd对应的第7个～第13个地址内的命令，其中一个为断开命令，其他为DIAG命令，至于是哪个命令是根据应将FET181控制为断开的断开相位而变化的(图中记载为OFF/DG)。因此，需要由在相位P0起动的更新处理进行命令的更新。在图11A中示出如下情形：在DIAG命令被更新为断开命令的相位从相位P7变化到Pd时，FET181被控制为断开的相位从相位P7变化到Pd。

转移到图11B，在例如将FET181控制为断开的断开相位被固定在相位Pd且将FET181控制为接通的接通相位在相位0～P6之间变化时，能够省略在相位P0起动的更新处理。即，写入到命令表131的命令中的与相位P7～Pc和Pd各自对应的第7个～第12个和第13个地址内的命令被固定为DIAG命令和断开命令，无需更新这些命令。

相对于此，关于与相位P0～P6对应的第1个～第6个地址内的命令，其中一个为接通命令，其它为DIAG命令，至于是哪个命令是根据应将FET181控制为断开的断开相位而变化的(图中表示为ON/DG)。因此，需要由在相位P7起动的更新处理进行命令的更新。在图11B中示出如下的情形：在DIAG命令被更新为接通命令的相位从相位0变化到P6时，将FET181被控制为接通的相位从相位0变化到P6。

如上所述，根据本实施方式6，更新命令表131内的命令的处理被分割为在相位0和相位P7起动的两个更新处理，将应通过被分割的各更新处理更新的命令的边界设定为与相位P6和P7的中间对应的地址。并且，在比所设定的边界靠前侧的命令被DMA传输的期间，对后侧的任意命令盖写其他命令来进行更新。另外，在比所设定的边界靠后侧的命令被DMA传输期间，对前侧的任意命令盖写其他命令来进行更新。

因此，能够在不影响对IPD18的接通/断开控制的情况下更新将IPD18控制为接通/断开的相位。

另外，根据实施方式6，将更新命令表131内的命令的处理起动的起动周期设为IPD18被控制为接通/断开的PWM周期的正好一半，从而通过例如分别在第偶数个和第奇数个起动周期起动的处理来更新命令表131的前侧和后侧的区域内的命令，以此方式能够简化软件的设计，并且能够没有遗漏地切实地更新命令表131内的命令。

应认为，此次公开的实施方式在所有的方面是例示而不是限制的。本发明的范围通过权利要求书定义而不是由上述的意思定义，意图包含与权利要求等同的意思和范围内的所有的变更。另外，在各实施方式中记载的技术特征能够彼此组合。

标号说明

11 CPU

12 ROM

13 RAM

131 命令表

132 响应表

14 计时器

15 DMA控制器

16 中断控制器

17 SPI控制器

18 IPD

181 FET

19 负荷。