低电压差分信号传送器的制作方法

本发明涉及低电压差分信号传送器，尤其涉及使低电压差分信号传送器具有对工艺变化不灵敏的输出电阻特性的技术。

背景技术：

通常，影像显示装置可包括：影像信号处理主机，接收来自天空电波、线缆以及其他外部装置(VCR、DVD等)的影像信号(Audio/Video signal)，对其进行影像处理并输出；显示面板(Display pannel)，将由影像信号处理主机处理的影像显示在画面中。此时，显示面板和影像信号处理主机可以形成为一体型，也可以构成为各自分离。

此外，显示面板和影像信号处理主机通常利用低电压差分信号(Low Voltage Differential Signal：LVDS)接口来传输影像信号。LVDS接口为将数字信息通过铜线以高速传输到平板显示器的传输方法。此时，低电压(LV，low voltage)为LVDS使用比标准电压低的电压的意思。

最近，随着对高速数据生成及处理的要求的增大，将数据从一个地点传输到另一个地点的能力成为判断整个系统性能的尺度。作为用于这样的高速数据传输的解决方案，LVDS接口引人瞩目。

这样的LVDS接口在主板和面板之间使用更少的电线，因此在笔记本电脑中得到广泛使用。此外，实际情况为该技术在多数的自立型平板显示器的图像定标器(scaler)和面板之间也得到广泛使用。

LVDS接口方式为，与现有的利用单端信号(Single-Ended Signal)的方法强相比，抗噪声能力强，与利用伪射极耦合逻辑(pECL，pseudo-Emitter Coupled Logic)的方法相比，信号终端处理(Signal Termination)简单，可进行Gbps以上的超高速传输和接收的串行通信(Serial Communication)方法。

此外，LVDS接口利用低电压，因此具有减少电磁干扰(Electro Magnetic Interference：EMI)、减少耗电的优点。因这些优点，LVDS接口不仅适用于芯片(Chip)间的数据传输，还适用于板(Board)间的数据传输等各种领域。

技术实现要素：

(技术问题)

本发明是为了解决前述的现有问题而提出的，目的在于使低电压差分信号传送器具有对工艺变化不灵敏的输出电阻特性。

(解决问题的手段)

根据本发明的实施例的低电压差分信号传送器(Low voltage differential signal transmitter)的特征在于，包括：输入驱动部，包括多个前置驱动器，驱动正输入信号和负输入信号来输出具有上拉电压电平的多个驱动信号和具有下拉电压电平的多个驱动信号；电压发生器，调节电源电压来生成第一驱动电压；以及主驱动部，包括借助于多个驱动信号而选择性地导通的多个开关元件，向差分输出端选择性地提供第一驱动电压，利用上拉电压电平和下拉电压电平来调节多个开关元件的导通电阻。

(发明的效果)

本发明提供如下效果：与传输线路的特性阻抗的匹配(Matching)特性不受半导体生产工艺的偏差的影响，防止信号的传输速度为高速时可能发生的信号的反射，而可传输不失真的信号。

此外，本发明的优选实施例仅是例示的目的，本发明所属技术领域的普通技术人员可通过权利要求范围的技术思想和范围进行多种修正、变更、代替及附加，这些修正、变更等应视为属于本发明权利要求范围。

附图说明

图1为根据本发明实施例的关于低电压差分信号传送器的概念图。

图2为关于图1的发送器的详细电路图。

图3为关于图2的上拉控制部的详细结构图。

图4为关于图2的下拉控制部的详细结构图。

图5为关于图1的发送器的另一实施例。

图6为关于图5的上拉控制部的详细结构图。

图7为关于图5的下拉控制部的详细结构图。

图8为关于图1的发送器的工作时序图。

具体实施方式

以下，参照附图对本发明的实施例进行详细说明。

图1为根据本发明实施例的关于低电压差分信号传送器的概念图。

低电压差分信号传送器为可以高速工作并具有低电流消耗及低电磁干扰(EMI:Electromagnetic Interference)的特性的电路，在图像传感器、液晶显示装置驱动芯片(LDI:LCD Driver IC)及通信等需要高速数据传输的领域中得到使用。

低电压差分信号传送器包括发送器100、传输线路200、接收器300、终端电阻400、500。

发送器100经由输入端子接收数据。向发送器100输入的数据经由传输线路200以差分(Differential)方式向接收器300侧传输。基于发送器100输入的数据，两个传输路之间生成电位差，以此生成差分信号。另外，接收器300将经由传输线路200接收的差分信号转换为CMOS电平并经由输出端子输出。

发送器100和接收器300经由传输线路200相连接。各个传输线路200的电特性相同，形成平衡传输路径，经由两个传输路径传输一个信号。

另外，为了去除信号传输过程中的反射，形成为使得传输线路200的阻抗匹配。为此，在接收器300的输入端连接终端(Termination)电阻400。此外，在发送器100的输出端侧可追加连接用于阻抗匹配的终端(Termination)电阻500。

图2为关于图1的发送器100的详细电路图。

发送器100包括输入驱动部110、电压发生器120、主驱动部130及差分输出端DN、DP。

在此，输入驱动部110包括多个前置驱动器D1～D4。前置驱动器D1、D3为用于驱动主驱动部130的上拉部分的驱动部，前置驱动器D2、D4为用于驱动主驱动部130的下拉部分的驱动部。

前置驱动器D1利用上拉电压Vrup将正输入信号INP预驱动而生成驱动电压VP1。前置驱动器D2利用下拉电压Vrdn将正输入信号INP预驱动而生成驱动电压VP2。前置驱动器D3利用上拉电压Vrup将负输入信号INN预驱动而生成驱动电压VN1。前置驱动器D4利用下拉电压Vrdn将负输入信号INN预驱动而生成驱动电压VN2。

即，前置驱动器D1、D3利用上拉电压Vrup来驱动，前置驱动器D2、D4利用下拉电压Vrdn来驱动。

电压发生器120调节电源电压VDD来生成主驱动部130的驱动电压Vreg。电压发生器120将所生成的驱动电压Vreg供给至主驱动部130的开关元件M1、M2。

主驱动部130包括多个开关元件M1～M4。开关元件M1～M4可以由场效应晶体管(FET，field effect transistor)构成。

在此，开关元件M1、M3串联连接在驱动电压Vreg的施加端和接地(Ground)GND电压端之间。驱动电压VP1经由栅极端子施加于开关元件M1，驱动电压VN2经由栅极端子施加于开关元件M3。另外，开关元件M2、M4串联连接在驱动电压Vreg的施加端和接地GND电压端之间。驱动电压VN1经由栅极端子施加于开关元件M2，驱动电压VP2经由栅极端子施加于开关元件M4。

图2的实施例中，前置驱动器D1～D4的数量与设置在主驱动部130的开关元件M1～M4的数量相对应。即，前置驱动器D1～D4对开关元件M1～M4进行单独的驱动控制。在开关元件M1～M4的数量变更的情况下，前置驱动器D1～D4的数量也可与此对应地变更。

另外，开关元件M1、M3的共同连接节点与差分输出端DP相连接，开关元件M2、M4的共同连接节点与差分输出端DN相连接。差分输出端DN、DP与传输线路200相连接。

开关元件M1～M4的导通(turn on)电阻成为发送器100的输出电阻。另外，开关元件M1～M4的导通电阻由上拉电压Vrup、下拉电压Vrdn来确定。

具有此结构的发送器100对前置驱动器D1～D4的输出电压VP1、VP2、VN1、VN2单独地调节，上述前置驱动器D1～D4的输出电压VP1、VP2、VN1、VN2用于驱动设置于主驱动部130的开关元件M1～M4。由此，使主驱动部130的开关元件M1～M4的导通电阻维持一定。

例如，当驱动电压VP1为上拉电压Vrup且驱动电压VP2为下拉电压Vrdn电平时，开关元件M1、M4会导通。那么，从电压发生器120输出的驱动电压Vreg经由开关元件M1输出到差分输出端DP。另外，差分输出端DP的输出信号经由传输线路200并经终端(Termination)电阻400输入到差分输出端DN，经由开关元件M4输出到接地电压GND端。

此时，从驱动电压Vreg流向接地电压GND端的电流为(Vreg－GND)/((M1导通电阻)+(终端电阻)+(M4导通电阻))。当设该电流为Iref时，差分输出端DP上的电压为Vreg－Iref×(M1导通电阻)，差分输出端DN上的电压为GND+Iref×(M4导通电阻)。

在此，驱动电压VN1、VN2具有与驱动电压VP1、VP2相反的极性，驱动电压VP1、VP2为高(high)状态时，驱动电压VN1、VN2为低(low)状态，使开关元件M2、M3关断(turn off)。

相反，驱动电压VN1、VN2为高状态时，开关元件M2、M3导通。由此，驱动电压Vreg经由开关元件M2输出到差分输出端DN。另外，差分输出端DN的输出信号经由传输线路200并经终端电阻400输入到差分输出端DP，经由开关元件M3输出到接地电压GND端。

此时，从驱动电压Vreg流向接地电压GND的电流为(Vreg－GND)/((M2导通电阻)+(终端电阻)+(M3导通电阻))。当设该电流为Iref时，差分输出端DN上的电压为Vreg－Iref×(M2导通电阻)，差分输出端DP上的电压为GND+Iref×(M3导通电阻)。

在此，当驱动电压VN1、VN2为高状态时，驱动电压VP1、VP2为低状态，开关元件M1、M4关断。

图3为关于图2的上拉控制部111的详细结构图。

上拉控制部111生成供给至前置驱动器D1、D3的上拉电压Vrup。这种上拉控制部111包括高电压发生器112、电压发生器113、放大器114、恒定电流源115、开关元件M5及上拉电压生成部PU。

在此，高电压发生器112相应于电源电压VDD而生成高电压Vhigh并供给至放大器114。电压发生器113调节电源电压VDD来生成驱动电压Vreg2并供给至开关元件M5。在此，驱动电压Vreg2可以具有与驱动电压Vreg相同的电压电平。

放大器114相应于电源电压VDD而将高电压Vhigh和反馈电压Vfeedh进行比较及放大，输出上拉驱动信号VPU。即，放大器114经由同相(正)输入端接收高电压Vhigh，经由反相(负)输入端接收反馈电压Vfeedh。

此外，恒定电流源115连接在开关元件M5和接地GND电压端之间，使与反馈电压Vfeedh对应的恒定电流Iref流动。另外，上拉电压生成部PU相应于电源电压VDD而调节上拉驱动信号VPU来生成上拉电压Vrup，并供给至前置驱动器D1、D3。

另外，开关元件M5连接在驱动电压Vreg2施加端和恒定电流源115之间，上拉驱动信号VPU经由栅极端子而施加。开关元件M5为具有与图2的开关元件M1、M2相同的大小和相同的布图(Layout)的复制品(Replica)。在此，假设开关元件M1、M2具有相同的大小和相同的布图。

在放大器114的增益(DC gain)足够大的情况下(例如60dB以上)，调节上拉驱动信号VPU的电平，使得反馈电压Vfeedh与高电压Vhigh的值相同。此时，开关元件M5的导通(trun on)电阻为(Vreg2－Vhigh)/Iref。

上拉电压生成部PU对如此地调节了的上拉驱动信号VPU进行调节而生成上拉电压Vrup。上拉电压生成部PU提供所生成的上拉电压Vrup作为前置驱动器D1、D3的电源。

接收上拉电压Vrup作为电源电压的前置驱动器D1、D3根据驱动电压VP1、VN1来控制开关元件M1、M2的驱动。即，驱动电压VP1、VN1的高状态电压成为上拉电压Vrup电平。

主驱动部130的开关元件M1、M2的施加了上拉电压Vrup时的导通电阻值与开关元件M5的导通电阻值相同，即为(Vreg2－Vhigh)/Iref。此时，驱动电压Vreg2优选地具有比高电压Vhigh更高的电压电平。

本发明的实施例中，与开关元件M1、M2的工艺变化相对应地，借助于以作为复制品的开关元件M5和放大器114、带隙电压为基础而生成的高电压Vhigh及恒定电流源115，来调节上拉电压Vrup的电平，使得开关元件M1、M2的输出电阻一定，因此开关元件M1、M2的导通电阻值不受工艺变化的影响。

图4为关于图2的下拉控制部116的详细结构图。

下拉控制部116生成供给至前置驱动器D2、D4的下拉电压Vrdn。这样的下拉控制部116包括低电压发生器117、放大器118、恒定电流源119、开关元件M6及下拉电压生成部PD。

在此，低电压发生器117相应于电源电压VDD而生成低电压Vlow，并供给至放大器118。放大器118相应于电源电压VDD而将低电压Vlow和反馈电压Vfeedl进行比较及放大，输出下拉驱动信号VPD。即，放大器118经由反相输入端接收低电压Vlow，经由同相输入端接收反馈电压Vfeedl。

此外，恒定电流源119连接在电源电压VDD施加端和开关元件M6之间，使与反馈电压Vfeedl相对应的恒定电流Iref流动。此外，下拉电压生成部PD应电源电压VDD而调节下拉驱动信号VPD来生成下拉电压Vrdn，并供给至前置驱动器D2、D4。

另外，开关元件M6连接在恒定电流源119和接地GND电压端之间，下拉驱动信号VPD经由栅极端子而施加。开关元件M6为具有与图2的开关元件M3、M4相同的大小和同样的布图(Layout)的复制品(Replica)。在此，假设开关元件M3、M4具有相同的大小和相同的布图。

在放大器118的增益(DC gain)足够大的情况下(例如60dB以上)，调节下拉驱动信号VPD的电平，使得反馈电压Vfeedl与低电压Vlow的值相同。此时，开关元件M6的导通(turn on)电阻为Vlow/Iref。

下拉电压生成部PD对以如上所述的方式调节了的下拉驱动信号VPD进行调节而生成下拉电压Vrdn。下拉电压生成部PD提供所生成的下拉电压Vrdn作为前置驱动器D2、D4的电源。

接收下拉电压Vrdn作为电源电压的前置驱动器D2、D4根据驱动电压VP2、VN2来控制开关元件M3、M4的驱动。即，驱动电压VP2、VN2的高状态电压成为下拉电压Vrdn电平。

向主驱动部130的开关元件M3、M4施加下拉电压Vrdn时的导通电阻值与开关元件M6的导通电阻值相同，即为Vlow/Iref。本发明的实施例中，与开关元件M3、M4的工艺变化相对应地，借助于以作为复制品的开关元件M6和放大器118及带隙电压为基础而生成的低电压Vlow及恒定电流源119，来调节下拉电压Vrdn的电平，使得开关元件M3、M4的输出电阻一定，由此开关元件M3、M4的导通电阻值不受工艺变化的影响。

图5为关于图1的发送器100的另一实施例。

根据图5的实施例的发送器100_1包括输入驱动部110_1、电压发生器120_1、主驱动部130_1及差分输出端DN、DP。图5的实施例具有与图2的实施例相同的结构。但是，主驱动部130_1包括电阻R1～R4用于防止静电放电(ESD，Electro Static Discharge)，这与图2不同。

电阻R1连接在开关元件M1和差分输出端DP之间。此外，电阻R2连接在开关元件M2和差分输出端DN之间。此外，电阻R3连接在开关元件M3和差分输出端DP之间。另外，电阻R4连接在开关元件M4和差分输出端DN之间。即，电阻R2、R4连接在差分输出端DN和开关元件M2、M4之间，电阻R1、R3连接在差分输出端DP和开关元件M1、M3之间。

差分输出端DP、DN作为连接半导体芯片内部和外部的连接点(Interface，接口)，在差分输出端DP、DN可能出现静电放电(ESD，Electro Static Discharge)的问题。为应对这种情况，在与传输线路200连接的差分输出端DP、DN上连接电阻R1～R4。

开关元件M1～M4的导通电阻与电阻R1～R4的电阻值之和为发送器100_1的输出电阻。另外，开关元件M1～M4的导通电阻由上拉电压Vrup、下拉电压Vrdn所确定。

关于差分输出端DP、DN和恒定电流源115、119的电压，要在各开关元件M1～M4的晶体管导通(turn on)电阻上加上主驱动部130_1的用于ESD的电阻R1～R4的电阻值R。即，通过开关元件M1和电阻R1的输出电阻的情形成为(开关元件M1的导通电阻+电阻R1的电阻值R)。

图6为关于图5的上拉控制部111_1的详细结构图。

图6的实施例具有与图3相同的结构，但在开关元件M5和恒定电流源115之间还设置电阻R5，这与图3不同。

在放大器114的增益(DC gain)足够大的情况下(例如60dB以上)，调节上拉驱动信号VPU的电平，使得反馈电压Vfeedh与高电压Vhigh的值相同。此时，开关元件M5的导通(trun on)电阻与电阻R5之和为(Vreg2－Vhigh)/Iref。

上拉电压生成部PU对以如上所述的方式调节了的上拉驱动信号VPU进行调节而生成上拉电压Vrup。上拉电压生成部PU提供所生成的上拉电压Vrup作为前置驱动器D1、D3的电源。

接收上拉电压Vrup作为电源电压的前置驱动器D1、D3根据驱动电压VP1、VN1来控制开关元件M1、M2的驱动。即，驱动电压VP1、VN1的高状态电压成为上拉电压Vrup电平。

主驱动部130的开关元件M1、M2的施加了上拉电压Vrup时的导通电阻和各电阻R1、R2之和与开关元件M5的导通电阻和电阻R5之和相同，即为(Vreg2－Vhigh)/Iref。此时，驱动电压Vreg2优选地具有比高电压Vhigh更高的电压电平。在本发明的实施例中，与开关元件M1、M2及电阻R1、R2的工艺变化相对应地，借助于以作为复制品的开关元件M5和电阻R5、放大器114、带隙电压为基础而生成的高电压Vhigh及恒定电流源115，来调节上拉电压Vrup的电平，使得开关元件M1、M2的导通电阻及电阻R1、R2之和一定，因此开关元件M1、M2的导通电阻和电阻R1、R2之和不受工艺变化的影响。

图7为关于图5的下拉控制部116_1的详细结构图。

图7的实施例具有与图4相同的结构，但在开关元件M6和恒定电流源119之间还设置电阻R6，这与图4不同。

在放大器118的增益(DC gain)足够大的情况下(例如60dB以上)，调节下拉驱动信号VPD的电平，使得反馈电压Vfeedl与低电压Vlow的值相同。此时，开关元件M6的导通(trun on)电阻与电阻R6之和为Vlow/Iref。

下拉电压生成部PD对以如上所述的方式调节了的下拉驱动信号VPD进行调节而生成下拉电压Vrdn。下拉电压生成部PD提供所生成的下拉电压Vrdn作为前置驱动器D2、D4的电源。

接收下拉电压Vrdn作为电源电压的前置驱动器D2、D4根据驱动电压VP2、VN2来控制开关元件M3、M4的驱动。即，驱动电压VP2、VN2的高状态电压成为下拉电压Vrdn电平。

向主驱动部130的开关元件M3、M4施加下拉电压Vrdn时的导通电阻和电阻R3、R4之和与开关元件M6的导通电阻和电阻R6之和相同，即为Vlow/Iref。本发明的实施例中，与开关元件M3、M4及电阻R3、R4的工艺变化相对应地，借助于以作为复制品的开关元件M6和电阻R6、放大器118、带隙电压为基础而生成的低电压Vlow及恒定电流源119，来调节下拉电压Vrdn的电平，使得开关元件M3、M4的导通电阻和电阻R3、R4之和一定，因此开关元件M3、M4的导通电阻和电阻R3、R4之和不受工艺变化的影响。

图8为关于根据本发明实施例的发送器100的工作时序图。

正输入信号INP和负输入信号INN在电源电压VDD和接地电压GND电平之间摆动(swing)。在此，正输入信号INP和负输入信号INN具有相互相反的相位。

驱动电压VP1、VN1在上拉电压Vrup和接地电压GND的电平之间摆动。另外，驱动电压VP2、VN2在下拉电压Vrdn和接地电压GND之间摆动。在此，驱动电压VP1、VP2和驱动电压VN1、VN2具有相互相反的相位。另外，可看出，作为发送器100的输出的差分输出端DN、DP在高电压Vhigh和低电压Vlow的电平之间摆动。

在此，高电压Vhigh为Vreg－Iref×(M1导通电阻)或Vreg－Iref×(M2导通电阻)。另外，低电压Vlow为GND+Iref×(M4导通电阻)或GND+Iref×(M3导通电阻)。通常，GND为0V，因此低电压Vlow为Iref×(M4导通电阻)或Iref×(M3导通电阻)。

例如，在液晶显示驱动器芯片(LDI，LCD Driver IC)或手机用图像传感器等中所使用的移动行业处理器接口(MIPI，Mobile Industry Processor Interface)的情况下，标准规格是驱动电压Vreg为400mv、高电压Vhigh为300mV、低电压Vlow为100mV。另外，终端(Termination)电阻300使用100欧姆。

由此，为了满足该规格，电流Iref为2mA，各晶体管M1～M4的导通(turn on)电阻要达到50欧姆，此时传输线路200的特性阻抗匹配也会得到满足。此时，发送器100的输出电阻为50欧姆。

另外，图5的实施例的情况下，各晶体管M1～M4的导通(turn-on)电阻和用于ESD的电阻R之和要达到50欧姆。但是，晶体管M1～M4的导通(turn-on)电阻或用于ESD的电阻R对半导体生产工艺的偏差的依赖度大，因此在半导体生产工艺发生偏差的情况下，会直接影响发送器100的输出电阻。

在MIPI的情况下，输出电阻规格最低为40欧姆、最高为62.5欧姆，但在生产工艺的偏差比率远高于此，因此会脱离规格。不仅如此，传输线路200的特性阻抗匹配也不如意，因此在信号传输中会出现反射，使得信号越趋高速时所传输的信号的失真越大。

为此，本发明的实施例中，与开关元件M1～M4及用于ESD的电阻R1～R4的工艺变化相对应地，借助于以作为它们的复制品的开关元件M5、M6、电阻R5、R6及带隙电压为基础而生成的高电压Vhigh、低电压Vlow、恒定电流源115、119及放大器114、118，来调节上拉电压Vrup、下拉电压Vrdn的电平，因此开关元件M1～M4的导通电阻值或其与R～R4之和不受工艺变化的影响。