自我校准的多相位时脉电路及其方法与流程

本发明的装置与方法及其示范性的实施例涉及时脉技术领域，尤其涉及多相位时脉。

背景技术：

本技术领域技术人员能够了解本公开内容中微电子领域的用语与基本概念，所述用语与基本概念像是电压、信号、逻辑信号、时脉、相位、周期、跳变点(trip point)、反相器(inverter)、缓冲器、传播延迟(propagation delay)以及多工器。诸如此类的用语与基本概念对本领域技术人员而言是显而易知的，因此相关细节在此将不予赘述。

于本公开中，一逻辑信号是指一种具有两种状态的信号，所述两种状态分别是「高」与「低」，也可说是「1」与「0」。为了说明简洁，当一逻辑信号处于所述「高」(「低」)状态，我们可简称此逻辑信号为「高」(「低」)，或者简称此逻辑信号为「1」(「0」)。同样地，为了说明简洁，我们偶尔会省略引号，并简称该逻辑信号为高(低)，或简称此逻辑信号为1(0)，同时可以了解上述说明方式是用于上下文脉络中以说明该逻辑信号的一电平状态。一逻辑信号可通过一电压来实施；当该电压高于(低于)一接收逻辑装置的一关联的跳变点，该逻辑信号即为高(低)电平，其中该接收逻辑装置接收并处理该逻辑信号。为了说明简洁，所述关联的跳变点可简单地说是该逻辑信号的跳变点。于本公开中，一第一逻辑信号的跳变点可以不必等同于一第二逻辑信号的跳变点。

若一逻辑信号为高(或说为1)，其意味着「确立(asserted)」。若该逻辑信号为低(或说为0)，其意味着「停止确立(de-asserted)」。

一时脉信号是一信号具有一周期。为了说明简洁，此后的说明中，「时脉信号」会被简称为「时脉」。

一多相位时脉包含多个周期相同的时脉，且理想上具有均匀地摆置的相位。举例而言，一八相位1GHz时脉包含八个时脉，该八个时脉具有相同周期1ns，但具有均匀地摆置的相位如下：0度、45度、90度、135度、…、以及315度。与「时脉」相关的「周期」与「相位」的概念为本领域技术人员所熟知，因此细节在此不予赘述。于一传统实作中，由于现存电路实施上的非理想性，该多个时脉在相位上可能不会被均匀地摆置，或至少不是被实质地均匀地摆置。

本领域所需要的是一自我校准(self-calibrating)多相位电路，其能输出一多相位时脉具有均匀地摆置的相位。

技术实现要素：

本发明的一示范性的实施例的一方面(aspect)在于校准一多相位时脉，其是通过以一闭回路方式(closed loop manner)调整该多相位时脉的一传播延迟来实现，从而确保该多相位时脉在时序上被准确的摆置。

于一示范性的实施例中，本发明的电路包含：一相位调整电路用来接收一原始N相位时脉以及依据一第一调整信号输出一校准N相位时脉，其中该原始N相位时脉包含周期相同但相位不同的N个原始时脉，该校准N相位时脉包含N个校准时脉，该N为大于1的整数；一时脉多工电路用来接收该N个校准时脉以及依据一多工控制信号输出一第一输出时脉与一第二输出时脉；一时间至数字转换器用来接收该第一输出时脉与该第二输出时脉以及输出一数字码；以及一校准控制器用来接收该数字码以及依据一模式选择信号输出该第一调整信号。于一示范性的实施例中，该第一调整信号包含N个延迟控制信号，该相位调整电路包含N个可变延迟电路用来分别接收该N个原始时脉以及依据该N个延迟控制信号输出该N个校准时脉。于一示范性的实施例中，该多工控制信号包含一第一相位码以及一第二相位码，该时脉多工电路包含一第一多工器以及一第二多工器，该第一多工器用来接收该校准N相位时脉以及依据该第一相位码输出该第一输出时脉，该第二多工器用来接收该校准N相位时脉以及依据该第二相位码输出该第二输出时脉。于一示范性的实施例中，该校准控制器是用来进一步地接收一相位选择信号。于一示范性的实施例中，当该模式选择信号为一第一值时，该校准控制器是处于一维持模式，该第一调整信号被保持住(frozen)且未被调整。于一示范性的实施例中，当该模式选择信号为一第二值时，该校准控制器是处于一第一校准模式，该校准控制器操纵该多工控制信号、建立关于该多工控制信号的该数字码的统计数据、以及基于该数字码的统计数据与该多工控制信号之间的关联性适应性地调整该第一调整信号。于一示范性的实施例中，当该模式选择信号为一第三值时，该校准控制器是处于一第二校准模式，该多工控制信号被设定为该相位选择信号，该校准控制器建立关于该相位选择信号的该数字码的统计数据，以及基于该数字码的统计数据与该相位选择信号之间的关联性适应性地调整该第一调整信号。于一示范性的实施例中，该校准控制器是用来进一步地输出一第二调整信号包含一逻辑信号与一延迟调整信号，该时脉多工电路是用来进一步地接收该第二调整信号，该校准控制器基于该数字码与该逻辑信号之间的关联性适应性地调整该延迟调整信号。于一示范性的实施例中，该校准控制器停止确立该逻辑信号并决定关于该数字码的第一统计数据，接着确立该逻辑信号并决定关于该数字码的第二统计数据，以及基于该第一统计数据与该第二统计数据的其中的一适应性地调整该延迟调整信号。于一示范性的实施例中，当该逻辑信号处于一第一状态时，该时脉多工电路是处于一直连配置状态，当该逻辑信号处于一第二状态时，该时脉多工电路是处于一交叉连接配置状态。于一示范性的实施例中，该时间至数字转换器为一噪声整形时间至数字转换器。

于一示范性的实施例中，本发明的方法包含下列步骤：接收一原始N相位时脉，其包含周期相同但相位不同的N个原始时脉，其中该N为大于1的整数；输出一校准N相位时脉，其包含N个校准时脉，是通过依据一第一调整信号施加传播延迟于该N个原始时脉以控制施加于该N个原始时脉的传播延迟，其中该第一调整信号包含N个延迟控制信号；依据一第一相位码从该N个校准时脉中进行选择，以输出一第一输出时脉；依据一第二相位码从该N个校准时脉中进行选择，以输出一第二输出时脉；使用一时间至数字转换器以将该第一输出时脉与该第二输出时脉之间的一时序差转换为一数字码；建立关于该第一相位码的该数字码的统计数据；以及依据该数字码的统计数据与该第一相位码之间的关联性调整该第一调整信号。于一示范性的实施例中，施加传播延迟于该N个原始时脉的步骤包含：分别纳入被该N个延迟控制信号所控制的N个可变延迟电路。于一示范性的实施例中，依据该第一相位码从该N个校准时脉中进行选择的步骤包含使用由该第一相位码所控制的一第一多工器；以及依据该第二相位码从该N个校准时脉中进行选择的步骤包含使用由该第二相位码所控制的一第二多工器。于一示范性的实施例中，建立关于该第一相位码的该数字码的统计数据的步骤进一步包含：决定该第一输出时脉与该第二输出时脉的间的一平均差；以及按照该第一输出时脉与该第二输出时脉之间的该平均差是否为正或为负来调整该第一相位码。于一示范性的实施例中，该方法进一步包含：依据一逻辑信号条件式地对换该第一输出时脉与该第二输出时脉，以及依据该数字码与该逻辑信号之间的关联性调整该第一输出时脉的一时序，藉此修正该第一输出时脉与该第二输出时脉之间的该时序差中的一误差。于一示范性的实施例中，该方法进一步包含：停止确立该逻辑信号以及决定有关该数字码的第一统计数据；接着确立该逻辑信号以及决定有关该数字码的第二统计数据；以及对该N个校准时脉执行一延迟调整，其是依据该第一相位码且基于该第一统计数据与该第二统计数据的其中之一而被决定。于一示范性的实施例中，该时间至数字转换器是一噪声整形时间至数字转换器。

附图说明

〔图1〕依据一示范性的实施例显示一多相位时脉电路的一功能方块图。

〔图2〕依据一示范性的实施例显示一相位调整电路的一示意图。

〔图3〕显示图2所阐明的可变延迟电路的一示意图。

〔图4〕依据一示范性的实施例显示一时脉多工电路的一示意图。

〔图5A〕显示关于图1的多相位时脉电路的校准的一示范性的演算法的流程图。

〔图5B〕显示关于图1的多相位时脉电路的校准的另一示范性的演算法的流程图。

附图标记说明：

100 多相位时脉电路

110 相位调整电路

120 时脉多工电路

130 校准控制器

140、TDC 时间至数字转换器

CK[7:0]、CK[0]～CK[7] 原始八相位时脉

CCK[7:0]、CCK[0]～CCK[7] 校准八相位时脉

CKA 第一输出时脉

CKB 第二输出时脉

DK 数字码

MCTL 多工控制信号

MSEL 模式选择信号

PHSEL 相位选择信号

TUNE1 第一调整信号

TUNE2 第一调整信号

200 相位调整电路

210～217 可变延迟电路

210A、210B 反相器

210C 可变电容

DCTL[0]～DCTL[7] 延迟控制信号

300 时脉多工电路

311 第一多工器

312 第二多工器

321 第一可变延迟电路

322 第二可变延迟电路

331 第一对换电路

332 第二对换电路

PH1 第一相位码

PH2 第二相位码

PH3 第三相位码

PH4 第四相位码

CK1 第一居中时脉

CK2 第二居中时脉

CK3 第三居中时脉

CK4 第四居中时脉

TUNE2_1 第一居中延迟控制信号

TUNE2_2 第二居中延迟控制信号

SWAP 对换信号

400A 演算法

410A 测量阶段

420 调整阶段

401、402、411～414、421～424 步骤

400B 演算法

410B 测量阶段

415 步骤

具体实施方式

本发明的一示范性的实施例涉及一多相位时脉的校准。尽管本说明书提及数个本发明的实施范例，其涉及本发明概念实施时的较佳模式，然而本发明概念可通过许多方式来实现，亦即本发明概念并不受限于后述的特定实施范例或特定方式，其中该特定实施范例或方式载有被实施的技术特征。此外，已知的细节不会被显示或说明，藉此避免妨碍本发明概念的特征的呈现。

本发明概念的公开是从一工程观点出发，其中若一第一量值(first quantity)与一第二量值(second quantity)之间的差异小于一给定容忍范围，该第一量值可以说是「等于(equal to)」该第二量值。举例而言，若该给定容忍范围为0.5mv或其它适当的设计值，则100.2mV可以说是等于100mV。换言之，当陈述「X等于Y」时，该陈述意味着「X几乎等于Y，且X与Y之间的差异小于一符合考量的给定容忍范围」。同样地，于一数学表示式中，一等号「＝」意味着「于该工程观点下的『等于』」。同样地，当陈述「均匀地摆置(uniformly displaced)」时，该陈述意味着「摆置得很均匀，其均匀性优于指定的规格(displaced with uniformity better than specified)」，本领域人士可以理解所述的规格(specification)

图1依据一示范性的实施例显示一多相位时脉电路100的一功能方块图，此处显示的是一八相位时脉电路，其是一非限制性的范例。该多相位时脉电路100包含：一相位调整电路110用来接收一原始八相位时脉CK[7:0]以及依据一第一调整信号TUNE1输出一校准八相位时脉CCK[7:0]；一时脉多工电路120用来接收该校准八相位时脉CCK[7:0]以及依据一多工控制信号MCTL输出一第一输出时脉CKA与一第二输出时脉CKB；一TDC(时间至数字转换器(time-to-digital converter))140用来接收该第一输出时脉CKA与该第二输出时脉CKB以及输出一数字码DK；以及一校准控制器130用来接收该数字码DK以及依据一模式选择信号MSEL输出该第一调整信号TUNE1与该多工控制信号MCTL。于一示范性的实施例中，该校准控制器130可选择性地用来进一步地输出一第二调整信号TUNE2，以及该时脉多工电路120可选择性地用来进一步地接收该第二调整信号TUNE2。于另一选择性的示范性的实施例中，该校准控制器130是用来进一步地接收一相位选择信号PHSEL。为了说明简洁，在此后的说明中，该原始八相位时脉CK[7:0]将被简称为CK[7:0]，该校准八相位时脉CCK[7:0]将被简称为CCK[7:0]，该相位选择信号PHSEL将被简称为PHSEL，该第一调整信号TUNE1将被简称为TUNE1，该第二调整信号TUNE2将被简称为TUNE2，该第一输出时脉CKA将被简称为CKA，该第二输出时脉CKB将被简称为CKB，该数字码DK将被简称为DK，该模式选择信号MSEL将被简称为MSEL，以及该多工控制信号MCTL将被简称为MCTL。该原始时脉的各个相位会标示为CK[0]～CK[7]，以及该校准时脉的各个相位会被标示为CCK[0]～CCK[7]。

该多相位时脉电100的整体介绍的说明如下所述。CK[7:0]包含八个时脉CK[0]、CK[1]、CK[2]、…以及CK[7]，该八个时脉具有相同周期TCK但不同的相位。理想上，CK[0]、CK[1]、CK[2]、…以及CK[7]在时序上被均匀地摆置，其中相邻二时脉之间的时序差异为TCK/8，换言之，理想上CK[0]、CK[1]、CK[2]、CK[3]、CK[4]、CK[5]、CK[6]以及CK[7]是分别领先CK[1]、CK[2]、CK[3]、CK[4]、CK[5]、CK[6]、CK[7]以及CK[0]达一时序差异TCK/8。然而，在实作上，CK[7:0]可能未臻理想状态以及时脉间的该时序差异会异于TCK/8。该多相位时脉电路100的一功能为以一闭回路方式(closed-loop manner)建立TUNE1，使得CCK[7:0]在时序上是均匀配置的，并使CCK[7:0]为CK[7:0]的一校准版本。CKA与CKB是依据MCTL从CCK[7:0]中选择出来的二相邻时脉，且是用于校准的目的，以确保CCK[7:0]的任意二相邻时脉之间的一时序差异为TCK/8。做为一校准多相位时脉，CCK[7:0]可被一应用电路(未显示于图)接收及使用，CKA与CKB也可被该应用电路接收及使用。TUNE2(若被实施)可用来校准CKA与CKB之间的一系统时序误差，其是由该时脉多工电路120的非线性特性所引起。该多相位时脉电路100以至少两种模式来运作，当MSEL为0，该多相位时脉电路100是处于一维持模式(maintenance mode)，其中TUNE1与TUNE2(若被实施的话)是被保持(frozen)为一预设值(default value)(若未有已经执行的校准作业)或一校准值(若一校准作业已被执行)，以及MCTL是被保持住(frozen)或通过PHSEL(若被实施的话)而被决定；当MSEL为1，该多相位时脉电路100是处于一第一校准模式，其中PHSEL即便被实施也会被忽略，且该校准控制器130操纵(manipulates)MCTL的值、观察DK的值是如何回应MCTL的值、以及据以调整TUNE1，从而使DK的值与MCTL的值无关(independent of)，或者说，使得CCK[7:0]的诸相位在相位差上更为均匀(provide a more uniform difference in phase)若前述应用电路在校准期间时不需要CKA与CKB，此模式会相当有用。于一示范性的实施例中，可以选择让MSEL的值容许被设为2，当MSEL的值设被为2时，该多相位时脉电路100会被置于一第二校准模式，此时MCTL的值相同于PHSEL的值，其可由前述应用电路来设定，且该校准控制器130观察当MCTL的值改变时DK的值会有甚么反应，并据以调整TUNE1，从而使DK的值与MCTL的值无关，当该应用电路在校准期间需要接收CKA或CKB，可以经由设置PHSE L的值以取得所需的CKA或CKB，并且在整个作业期间，PHSEL的每个可能的值都会出现相当多的次数，那么此模式就会可以派上用场，上述对其进行说明总结如下表所示：

依据一示范性的实施例，图2显示一相位调整电路200的一示意图，此相位调整电路200可以用来实施图1的相位调整电路110。该相位调整电路200包含：八个可变延迟电路210～217，用来分别接收CK[0]～CK[7]以及依据八个延迟控制信号DCTL[0]～DCTL[7]输出CCK[0]～CCK[7]，在此，该八个延迟控制信号DCTL[0]～DCTL[7]共同地构成(embody)该第一调整信号TUNE1。有许多电路可以实施一可变延迟电路，一示范性的实施例如图3所示，其中该可变延迟电路210包含：二反相器210A与210B以一串联型态被配置(configured in a cascade topology)；以及一可变电容210C由该延迟控制信号DCTL[0]所控制。该反相器210A、210B的串联形成一缓冲器，其接收并传播CK[0]，导致CCK[0]的产生，此时由该延迟控制信号DCTL[0]所控制的可变电容210C的电容值会决定一传播延迟，其中愈大的可变电容210C的电容值会造成愈大的传播延迟。反相器与可变电容可依各种形式被实施，此为本领域技术人员所熟知，故在此不予赘述。其它的可变延迟电路211～217具有一类似的缓冲器与电容的配置，藉此依据各自的DCTL信号来处理各自的CK信号，从而输出各自的CCK信号。于一示范性的实施例中，较大的DCTL[0](DCTL[1]、DCTL[2]、…、DCTL[7])的值会造成该可变延迟电路210(211、212、…、217)的较大的传播延迟。于一非限制性的范例中，当DCTL[0](DCTL[1]、DCTL[2]、…、DCTL[7])被设定为一最小值时，该可变延迟电路210(211、212、…、217)具有一最小传播延迟为100ps；当DCTL[0](DCTL[1]、DCTL[2]、…、DCTL[7])被设定为一最大值时，该可变延迟电路210(211、212、…、217)具有一最大传播延迟为200ps；以及当DCTL[0](DCTL[1]、DCTL[2]、…、DCTL[7])被设定为一中等值时，该可变延迟电路210(211、212、…、217)具有一中等传播延迟为150ps。该多相位时脉电路100的功能是适当地建立该八个延迟控制信号DCTL[0]～DCTL[7]，从而CCK[7:0]在时序上会被均匀地摆置，即便CK[7:0]并非如此。建立DCTL[0]～DCTL[7]的一示范性的演算法稍后将于本公开中被公开。

依据一示范性的实施例，图4显示一时脉多工电路300的一示意图，该时脉多工电路300可以用来实施图1的时脉多工电路120。所述时脉多工电路300包含：一第一多工器311，用来接收CCK[7:0]以及依据一第一相位码PH1输出一第一居中时脉CK1；一第二多工器312，用来接收CCK[7:0]以及依据一第二相位码PH2输出一第二居中时脉CK2；一第一可变延迟电路321，用来接收该第一居中时脉CK1以及依据一第一居中延迟控制信号TUNE2_1输出一第三居中时脉CK3；一第二可变延迟电路322，用来接收该第二居中时脉CK2以及依据一第二居中延迟控制信号TUNE2_2输出一第四居中时脉CK4；一第一对换电路(swap circuit)331，用来接收一第三相位码PH3与一第四相位码PH4，以及依据一对换信号SWAP输出该第一相位码PH1以及该第二相位码PH2；以及一第二对换电路332，用来接收该第三居中时脉CK3以及该第四居中时脉CK4，并依据该对换信号SWAP输出CKA与CKB。为了说明简洁，在此后的说明中，该第一居中时脉CK1将简称为CK1，该第二居中时脉CK2将简称为CK2，该第三居中时脉CK3将简称为CK3，该第四居中时脉CK4将简称为CK4，该第一相位码PH1将简称为PH1，该第二相位码PH2将简称为PH2，该第三相位码PH3将简称为PH3，该第四相位码PH4将简称为PH4，该第一居中延迟控制信号TUNE2_1将简称为TUNE2_1，该第二居中延迟控制信号TUNE2_2将简称为TUNE2_2，以及该对换信号SWAP将简称为SWAP。

当PH1分别为0(1、2、3、4、5、6、7)时，该第一多工器311分别选择CCK[0](CCK[1]、CCK[2]、CCK[3]、CCK[4]、CCK[5]、CCK[6]、CCK[7])以输出CK1。同样地，当PH2分别为0(1、2、3、4、5、6、7)时，该第二多工器312分别选择CCK[0](CCK[1]、CCK[2]、CCK[3]、CCK[4]、CCK[5]、CCK[6]、CCK[7])以输出CK2。通过适当设计，除了由TUNE2_1(TUNE2_2)所决定的该第一(第二)可变延迟电路321(322)所引起的传播延迟外，CK3(CK4)是相同于CK1(CK2)。当SWAP被停止确立(de-asserted)(确立(asserted))，PH1是等同于PH3(PH4)，PH2是等同于PH4(PH3)，CKA是等同于CK3(CK4)，以及CKB是等同于CK4(CK3)。换言之，当SWAP被停止确立，该第一对换电路331以及该第二对换电路332是处于一「直连配置状态」(straight connection configuration)；当SWAP被确立，该第一对换电路331以及该第二对换电路332是处于一「交叉连接配置状态」(cross connection configuration)，此时对换作业会被执行。多工器与对换电路为本技术领域技术人员所熟知，因此细节在此不予赘述。可变延迟电路已说明于本公开中。PH3与PH4共同形成该多工控制信号MCTL，而TUNE2_1、TUNE_2与SWAP共同形成该第二调整信号TUNE2。

CKA与CKB是选自CCK[7:0]中的二相邻时脉。于一示范性的实施例中，PH4是等同于PH3+1，也就是说当PH3为0(1、2、3、4、5、6、7)时，PH4为1(2、3、4、5、6、7、0)。请注意一八相位时脉具有一模数8的原生特性(modulo-8nature)，其中当一相位索引(phase index)上升至超过7或下降至小于0，一循环回复特性(wrap-around)会发生，因此当PH3为7时PH4为0，即便PH4应等于PH3+1。

该二可变延迟电路321、322以及该二对换电路331、332(伴随着TUNE2与SWAP)都是选择性的(optional)，若它们未被实施，PH1(PH2)是相同于PH3(PH4)以及CK1(CK2)是相同于CKA(CKB)。当在传播延迟方面有其它不匹配存在于一第一路径(从CCK[7:0]至CKA而经由该第一多工器311)以及一第二电路(从CCK[7:0]至CKB而经由该第二多工器312)之间时，这些选择性的电路会相当有用。当这些选择性的电路被实施，该第二调整信号TUNE2被建立(established)，从而一第一校准路径(从CCK[7:0]至CK3而经由该第一多工器311与该第一可变延迟电路321)的传播延迟会等同于一第二校准路径(从CCK[7:0]至CK4而经由该第二多工器312与该第二可变延迟电路322)的传播延迟。换言之，前述不匹配会通过该二可变延迟电路321、322而被修正。当SWAP被停止确立(确立)，CKA是依据PH3而来自于该第一(第二)校准路径，此时CKB是依据PH4而来自于该第二(第一)校准路径。当该第一校准路径在传播延迟方面良好地匹配该第二校准路径时，CKA与CKB是分别由PH3与PH4来决定，且不受SWAP影响，该第二调整信号TUNE2会被适应性地调整，从而SWAP对CKA与CKB而言不造成差异。建立TUNE2的演算法稍后将于本公开中被公开。

TDC 140接收CKA与CKB，并输出DK以表示CKA与CKB之间的一时序差异。时间至数字转换器为本领域技术人员所熟知，因此细节在此不予赘述。若CCK[0]、CCL[1]、CCK[2]、…以及CCK[7]在时序上被均匀地摆置，CKA与CKB之间的该时序差异会一直为TCK/8，无论MCTL选了那二个相邻的时脉，因此，DK的一平均值(mean value)应该独立于(independent of)MCTL的值。若MCTL的值的改变导致DK的该平均值的改变，其意味着CCK[7:0]的不均匀性，此时就需要进行调整。

该校准控制器130依据该模式选择信号MSEL运作。当MSEL为1，依据一示范性的实施例，该校准控制器130基于如图5A所示的演算法400A的流程图来执行一校准作业。随着一校准作业的开始(步骤401)，于一测量阶段410A多道步骤被执行，接着在该校准作业的结束(步骤402)前，于一调整阶段420多道步骤被执行。该测量阶段410A包含下列步骤：分别将PH3与PH4初始化为0与1(步骤411)；决定MDK[PH3]，其代表在1024个取样值中DK的一平均值(步骤412)；增加PH3与PH4(步骤413)；检查PH3的值(步骤414)；若PH3为0，前进至该调整阶段420，否则通过回路返回(loop back)至步骤412。该调整阶段420包含下列步骤：将一内部变量K初始化为1(步骤421)；依据MDK[K]～MDK[K-1]调整DCTL[K](步骤422)；增加K(步骤423)；检查K的值(步骤424)；若K为0，本校准步骤即结束(步骤402)，否则通过回路返回(loop back)至步骤422。演算法400A的原理如后续的段落所述。请注意所述1024个取样值是非限制性的范例；1024个取样值是于一示范性的实施例中做为足够多的样本以达到可靠的统计结果。

考虑到该二可变延迟电路321、322与该二对换电路331、332未被实施的情况(如图4所示)，既然DK的平均值MDK[1]是通过将PH3设定为1以及将PH4设定为2来决定，MDK[1]即代表CCK[2]与CCK[1]之间的一时序差的一平均值。同样地，MDK[0]代表CCK[1]与CCK[0]之间的一时序差的一平均值。若MDK[1]大于(小于)MDK[0]，其意味着在考虑时序的情形下CCK[1]较接近CCK[0](CCK[2])而非CCK[2](CCK[0])。接着，显然地对CCK[1]的延迟的增量(减量)是需要的，因此，DCTL[1]需要被增加(减少)以对CCK[1]造成一较大的(较小的)延迟(如图2所示)。因此，若MDK[K]～MDK[K-1]为正(负)，DCTL[K]被增加(减少)，其中K＝1、2、3、…、7。既然CCK[0]是用来做为一参考时脉，CCK[0]的时序不需要被调整。于一示范性的实施例中，DCTL[0]被固定为一中间值(medium value)，藉此CCK[0]具有一固定的、适中的延迟。值得注意的是PH3、PH4以及该内部变量K均具有模数8的原生特性(modulo-8nature)(由于此例采用一八相位时脉)，故当K为7时，增加K至会使得K等于0。

依据一示范性的实施例，当MSEL为2，校准控制器130基于如图5B所示的演算法400B的流程图来执行一校准作业。演算法400B相同于图5A的演算法400A，除了图5A的测量阶段410A被图5B的测量阶段410B取代。当MSEL为2，MCTL以及PH3与PH4被PHSEL决定，其可能由CKA与CKB的应用电路所控制，于此例中，该校准控制器130无法操纵PH3与PH4，仅能被动地观察DK是如何应对PH3与PH4。于该测量阶段410B，该校准控制器130通过监控DK对PHSEL的回应来建立MDK[7:0]。于一示范性的实施例中，当MSEL为2，PH3等于PHSEL，且PH4等于PHSEL+1。于一示范性的实施例中，该校准控制器130包含八个计数器(未显示)CTR0、CTR1、CTR2、…以及CTR7，以及包含八个累加器(accumulators)(未显示)ACC0、ACC1、ACC2、…以及ACC7，藉此在当PHSEL分别为0、1、2、…以及7时监控DK。该八个计数器与该八个累加器均被初始化为0，于进入该测量阶段410B时，为了得知DK的每个取样值，与PHSEL的值有关的该计数器与该累加器被更新，也就是说：若PHSEL为0(1、2、…、7)，则CTR0(CTR1、CTR2、…、CTR7)被增加，亦即CTR0＝CTR0+1(CTR1＝CTR1+1、CTR2＝CTR2+1、…、CTR7＝CTR7+1)，以及DK的值会被累加至ACC0(ACC1、ACC2、…、ACC7)，亦即ACC0＝ACC0+DK(ACC1＝ACC1+DK、ACC2＝ACC2+DK、…、ACC7＝ACC7+DK)。只要PHSEL的每个值出现足够多的次数(occurs for asufficiently large number of occasions)例如1024次)，MDK[0](MDK[1]、MDK[2]、…、MDK[7])会等于ACC0(ACC1、ACC2、…、ACC7)的值除以CTR0(CTR1、CTR2、…、CTR7)的值，也就是说MDK[0]＝ACC0/CTR0(MDK[1]＝ACC1/CTR1、MDK[2]＝ACC2/CTR2、…、MDK[7]＝ACC7/CTR7)。一旦获得MDK[7:0]，演算法400B即前进至该调整阶段420，如同图5A的演算法400A所述。

值得注意的是，图5A的演算法400A或图5B的演算法400B可以被重复地使用。

于一选择性示范性的实施例中，该校准控制器130通过使用以下所述的演算法来调整TUNE2，藉此修正(correct)该时脉多工电路120的一误差。现在请参阅图4，该校准控制器130停止确立(de-asserts)SWAP，并于SWAP被停止确立时决定DK的一第一平均值；然后，该校准控制器130确立(asserts)SWAP，并于SWAP被确立时决定DK的一第二平均值；若该第一平均值大于(小于)该第二平均值，其表示该第一校准路径(从CCK[7:0]至CK3且经由该第一多工器311以及该第一可变延迟电路321)相较于该第二校准路径(从CCK[7:0]至CK4且经由该第二多工器312以及该第二可变延迟电路322)具有一较短(较长)的传播延迟；接下来，该校准控制器130增加(减少)TUNE_1的值以增加(减少)该第一校准路径的传播延迟；在另一方面，TUNE2_2被固定为一中间值，其导致该第二校准路径的一中等的传播延迟。因此，该第一校准路径与该第二校准路径之间的传播延迟的不匹配可通过一闭回路方式(closed loop manner)而被修正。

于一示范性的实施例中，图1的TDC 140是一噪声整型(noise-shaping)时间至数字转换器，其中一量化噪声(quantization noise)的频谱会被重整(spectrally shaped，从而DK的平均值可非常准确地反映CKA与CKB的间的时序差异。举例而言，一噪声整型时间至数字转换器可以建基于如Straayer等人的美国专利(专利号：8,138,843)所教示的闸控环式振荡器(gated ring oscillator)。然而，时间至数字转换器通常受限于处理速度，且若该周期TCK非常短时，该时间至数字转换器可能无法处理CKA与CKB。为了克服在处理速度上的限制，于一示范性的实施例中，CKA与CKB被除频(divided down)至一较低的速度，从而TDC 140能够进行处理。于一非限制性的范例中，该周期TCK为100ps，且CKA与CKB通过一除以64(divide-by-64)的计数器而被除频，导致二除频时脉CKA’与CKB’具有一较长的周期为6400ps，其可被TDC 140从容地处理。除以64的计数器为本领域的现有技术，其细节在此不予赘述。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。