具有宽频率范围的高分辨率振荡器的制作方法

本发明涉及电子工业，更具体地，涉及压控振荡器。

背景技术：

本部分介绍可帮助更好地理解本发明的方面。因此，本部分的表述从这种角度阅读，并且不应理解为关于哪些是现有技术或者哪些不是现有技术的阐述。

压控振荡器(VCO)被广泛用于半导体工业，诸如用于时钟和数据恢复(CDR)电路和锁相环(PLL)电路的收发器。例如，期望VCO具有较宽的可调频率范围，以支持各种通信协议，同时仍然保持低功率、低噪声和低电源敏感性。

传统的VCO具有作为输入电压或电流的函数的可调输出频率。传统地，满足由通信协议指定的低噪声/抖动标准的高频VCO要么高耗能，要么仅支持窄带频率。例如，LC谐振回路VCO在高频下产生相对较低的相位噪声，但是具有窄频率范围。另一方面，高频、宽带环形VCO高耗能且难以满足抖动裕度。此外，环形VCO的特征在于具有专用的、基于运算放大器的调节器以提供低电源敏感性，这进一步增加了VCO功耗。

技术实现要素：

在一个实施例中，振荡器包括连接在环中的多个延迟级，其中，，每个延迟级都被连接以向从环中的先前延迟级接收的输入信号施加延迟，从而生成施加至环中的下一延迟级的延迟输出信号。振荡器被连接以接收多个控制信号，这些控制信号控制由至少一个延迟级施加的延迟的幅度。第一控制信号被连接以控制提供给至少一个延迟级的功率，并且第二控制信号被连接以控制至少一个延迟级内的增益，其中由至少一个延迟级施加的延迟的幅度是第一和第二控制信号的函数。

另一实施例是用于控制振荡器的方法。该方法包括：(a)选择用于第一控制信号的初始值，以控制提供给至少一个延迟级的功率；(b)选择用于第二控制信号的初始值，以控制至少一个延迟级的增益；以及(c)基于由振荡器生成的振荡输出信号与第二信号之间的相位差自适应地更新第一和第二控制信号中的至少一个。

在又一实施例中，振荡器包括连接在环中的多个延迟级，其中每个延迟级都被连接以向从环状的先前延迟级接收的输入信号施加延迟，从而生成施加至环中的下一延迟级的延迟输出信号。功率控制电路控制提供给至少一个延迟级的功率。功率控制电路被连接以调节所施加的电源电压而不需要专用的、基于运算放大器的电压调节器，其中由至少一个延迟级施加的延迟的幅度是提供给至少一个延迟级的功率的函数。

附图说明

本发明的实施例将根据以下详细描述、所附权利要求和附图而变得更加完整，其中类似的参考标号表示相似或相同的元件。

图1是根据本公开一个实施例的示例性压控振荡器(VCO)的示意性框图；

图2是用于VCO控制信号Vband、Vcoarse和Vfine的不同组合的图1的VCO的输出信号的频率的图形表示；以及

图3是可用于实施图1的VCO的每个延迟级的电路的示意性晶体管级示图。

图4是图1的VCO 100在从接收到的差分输入数据信号DATA IN中恢复数字时钟和数据信号CLOCK OUT和DATA OUT的双环时钟和数据恢复(CDR)电路400中的一种可能应用的框图。

具体实施方式

本文公开了本发明的详细说明性实施例。然而，本文公开的具体结构和功能细节仅仅是用于描述本发明的示例性实施例的表示。本发明可以许多可选形式来实施，并且不应仅限于本文阐述的实施例。此外，本文使用的术语仅是用于描述具体实施例的目的而不限于本发明的示例性实施例。

如本文所使用的，单数形式“一个”用于包括复数形式，除非另有明确指定。还应该理解，术语“包括”和/或“包含”表明所指特征、步骤或部件的存在，但不排除一个或多个其他特征、步骤或部件的存在或附加。还应该注意，在一些可选实施方式中，功能/动作可以不以图中所示的顺序来执行。例如，连续示出的两个附图实际上可以基本并行执行，或者有时可以逆序执行，这取决于所涉及的功能/动作。

图1是根据本公开一个实施例的示例性环形压控振荡器(VCO)100的示意性框图。VCO 100包括以环结构连接的多个延迟级102，以自动地谐振并生成谐振差分输出信号outp、outn，它们的频率是施加给VCO 100的三个不同的VCO控制信号Vband、Vcoarse和Vfine的函数。尽管VCO 100仅具有两个延迟级102，但本领域技术人员应该理解，本公开的VCO可具有任何适当数量的被连接以形成环的延迟级102。VCO 100还包括功率控制电路104，其基于(i)VCO控制信号Vband和(ii)开关控制信号Cenable将电源电压Vccd转换为向每个延迟级102施加操作功率的操作电压Vc。以下进一步详细描述的功率控制电路104调节电源电压Vccd而不要求提供专用的基于运算放大器的电压调节器。

图2是用于VCO控制信号Vband、Vcoarse和Vfine的不同组合的图1的VCO 100的输出信号的频率的图形表示，其中：

·Vband控制用于VCO输出信号的多个不同的可用频率带中的一个的选择，其中图2表示n个不同的频率带Vband0、Vband1、…、Vbandn，其中每个频率带都包括多个不同斜率的频率曲线；

·Vcoarse控制由Vband选择的对应频率曲线内的对应频率曲线的选择，其中图2表示用于每个不同频率带的m个不同的频率曲线Vcoarse0、Vcoarse1、…、Vcoarsem；以及

·Vfine控制沿着由Vband选择的对应频率曲线内的由Vcoarse选择的对应频率曲线的位置的选择。

在图1的VCO 100的特定实施方式中，控制信号Vband、Vcoarse和Vfine中的每一个都是由数字控制器(未示出)生成的模拟电压，该数字控制器可以生成用于每个控制信号的有限数量的不同电压电平。在这种实施方式中，图2的曲线实际上仅仅是有限设置点的集合，其中曲线中的每个不同点都表示三个控制信号的唯一组合。对于VCO 100的典型实施方式，Vband、Vcoarse和Vfine中的每一个的连续值之间的差异使得点的集合有效地形成图2的不同频率带，其中每个带都包含多个不同斜率的频率曲线。在这种实施方式中，Vband用作最粗分辨率控制信号，Vcoarse用作中分辨率控制信号，以及Vfine用作最细分辨率控制信号。注意，图2所示的曲线是为了说明的目的而不用于限制或精确地表示Vband、Vcoarse和Vfine与用于本发明所有实施方式的VCO输出频率之间的关系。

图3是可用于实施图1的每个延迟级102的电路的示意性晶体管等级示图。延迟级102接收来自VCO环中的先前延迟级的差分输入信号inp、inn，并生成施加于VCO环中的下一延迟级的延迟差分输出信号outp、outn。延迟级102包括两个p型(例如，PMOS)晶体管P1和P2以及六个n型(例如，NMOS)晶体管N1-N8。如传统的VCO延迟级，晶体管P1-P2和N1-N4被连接以形成两个交叉连接的反相器。如传统的VCO延迟级，操作电压Vc被施加给晶体管P1和P2的源极。晶体管N5-N6被连接以形成第一电流调节器，其调节可用于通过晶体管N3的电流量。类似地，晶体管N7-N8被连接以形成第二电流调节器，其控制可用于通过晶体管N4的电流量。本领域技术人员应该理解，具有其他方式来实施电流调节器，诸如使用用于每个电流调节器的单个晶体管。

晶体管N1-N8是三阱n型器件，其中：

·电压Vssd被施加给每个器件的p衬底连接以及晶体管N1-N5和N8的本体(也已知为盆或块)；

·电压Vnw被施加给每个器件的深n阱连接以及晶体管N6和N7的栅极；

·控制信号Vfine被施加给晶体管N6-N7的本体；以及

·控制信号Vcoarse被施加给晶体管N5和N8的栅极。

晶体管P1和P2是具有衬底结(substrate ties)的p型器件。

三个控制信号Vband、Vfine和Vcoarse中的每一个都影响在生成延迟差分输出信号outp、outn的过程中由延迟级102施加给所接收的差分输入信号inp、inn的传播延迟的幅度。传播延迟越大，VCO输出信号的振荡频率越小。增加控制信号Vband(其增加操作电压Vc)减小了延迟级102的传播延迟，因此增加了VCO输出信号的频率。

关于控制信号Vcoarse，增加Vcoarse使晶体管N5-N8导通更长，这增加了可用于流过晶体管N3和N4的电流，这降低了延迟级输出节点看到的电容负载，因此增加了延迟级102的增益。如此，增加Vcoarse减小了延迟级102的传播延迟，因此增加了VCO输出信号的频率。

关于控制信号Vfine，增加Vfine增加了晶体管N6和N7的本体电压，从而改变晶体管N6和N7的阈值电压。因此，增加Vfine减小了延迟级102的传播延迟，因此增加了VCO输出信号的频率。

注意，增加Vcoarse和/或增加Vfine将导致延迟级输出节点处更小的电容负载、更高的延迟级增益以及VCO输出信号的更高频率，但是将由于可用于延迟输出节点充电和放电的较少时间而引起较大的相位噪声(闪烁、热)。因此，更大的增益将引起更多的相位噪声，而更小的噪声将减小相位噪声并提高抖动性能。如图2所示，用于控制信号Vband、Vcoarse和Vfine的可用值可被设计为提供可用于不同频带的频率范围之间以及每个频带内的不同频率曲线之间的显著重叠。根据目标频率，VCO可以被配置为在该目标频率处产生最好的可用噪声/抖动性能。

图4是图1的VCO 100在从接收到的差分输入数据信号DATA IN中恢复数字时钟和数据信号CLOCK OUT和DATA OUT的双环时钟和数据恢复(CDR)电路400中的一种可能应用的框图。如图4所示，VCO 100接收来自带校准数模转换器(DAC)402的控制信号Vband、来自比例环DAC 404的控制信号Vcoarse和来自积分环DAC 406的控制信号Vfine。

由VCO 100生成的差分输出时钟VCO OUT通过VCO分压器408和反馈时钟定标器410反馈回频率校准和失锁检测电路412，其(i)在启动时执行初始离线校准程序以设置Vband、Vcoarse和Vfine的初始值，以及(ii)监控CDR电路400的后续在线操作来用于失锁状态。在校准过程期间，校准电路412使用接收的参考时钟CLOCK REF来遍历Vband的不同值以找到用于将反馈时钟锁定到参考时钟的最佳带以及用于Vcoarse和Vfine的初始值。如图2所示，可能在可使用Vband的不同值实现的VCO输出频率之间存在重叠。类似地，在可使用针对给定值的Vband的Vcoarse的不同值实现的VCO输出频率之间还存在重叠。

在一个可能的实施方式中，初始校准过程基于具有参考时钟CLOCK REF的频率与来自反馈时钟定标器410的反馈时钟的频率之间的指定最大期望差的第一带来选择Vband的值。例如，如果选择200ppm作为最大的期望频率差，则初始校准过程将找到满足该标准(即，参考时钟频率-反馈时钟频率<＝200ppm)的第一带。在另一可能的实施方式中，初始校准过程基于具有这两个频率之间的最小差的带来选择值Vband。在任一情况下，CDR电路400被设计为使得对于特定的协议，Vband的值将不需要随着不同的PVT条件而变化，而是只有Vcoarse和Vfine的值自适应地通过对应控制环来更新。

由VCO分压器410生成的反馈时钟还被反馈给相位检测器414，其将反馈时钟与差分输入数据信号DATA IN进行比较以生成(i)对Vcoarse(通过双环CDR电路100的成比例环)和Vfine(通过积分环)的在线调整以及(ii)CDR电路的时钟和数据输出信号CLOCK OUT和DATA OUT。在该示例性应用中，在初始校准期间选择Vband，并且不被更新直到系统被再校准。

再次返回到图1，功率控制电路104包括n型(例如，NMOS)晶体管N11和N22以及电容器Cdefault和Cadditional。功率调节晶体管N11类似于传统VCO的对应功率调节晶体管，其调节施加多少量的电源电压Vccd作为操作电压Vc来为延迟级102供电。

在传统VCO中，提供专用的基于运算放大器的电压调节器来调节电源电压Vccd。代替提供专用的基于运算放大器的电压调节器，功率控制电路104依赖于无源电容来衰减电源噪声，从而调节电源电压Vccd。一般而言，电容越大，电源电压调节越好。不幸的是，较大的电容会使得PLL或CDR电路中使用的VCO具有漫长的设置时间，因为较大的电容器将具有延长的充电间隔。为了解决该问题，功率控制电路104具有与开关电容器支路(其通过与开关器件N22串联连接的相对较大的电容器形成)并联连接的相对较小的电容器Cdefault。

在VCO 100的启动期间，开关控制信号Cenable被解除确定(即，通过控制器(未示出)驱动为低)，使得开关器件N22断开，并且功率控制电路104的有效电容基于相对较小的Cdefault和Cadditional的独立性，使得VCO 100将具有相对较短的设置时间。当PLL/CDR电路关闭以锁定时，开关控制信号Cenable被确认(即，驱动为高)，使得开关器件N22接通，并且功率控制电路104的有效电容将基于相对较小的Cdefault与相对较大的Cadditional的组合，使得每个延迟级102都将以良好调节的电源电压Vccd来操作。

例如，当在CDR电路中使用VCO 100时，CDR启动序列使得CDR环路初始地锁定参考时钟。一旦环路被锁定至参考频率，环路就切换到数据路径，其中CDR跟踪数据信号以生成需要实现并利用数据保持相位锁定的正确信号。CDR校准电路使得环路初始地通过校准对应带以及粗调节带来锁定至参考时钟。当完成该校准时，CDR校准电路发送表示该CDR准备好切换至数据环路的状态标记(包括Cenable)。控制信号Cenable用于使能附加的电容器Cadditional，使得该电容器的电容仅在CDR环路闭合锁定时施加，从而加速设置时间。

尽管在压控振荡器的条件下描述了本发明，但本发明还可以在电流控制振荡器(其采用电流镜来改变Vband、Vcoarse和Vfine)的条件下实施。

尽管本发明被描述为使用MOS技术来实施，但可选实施方式还可以使用其他技术，诸如绝缘体上硅(SOI)技术，其能够实现三阱架构。

此外，为了描述的目的，术语“耦合”、“连接”是指本领域已知或稍后开发的任何方式，其中，允许在两个或更多个元件之间传送能量，并且可以预期一个或多个附加元件的插入，尽管这不是必须的。相反，术语“直接耦合”、“直接连接”等表示不存在这些附加元件。

信号和对应的节点、端口或路径可以由相同名称来表示并且可以互换。

为了说明的目的，晶体管通常被示为单个器件。然而，本领域技术人员应该理解，晶体管将具有各种大小(例如，栅极宽度和长度)和特性(例如，阈值电压、增益等)，并且可以由并联耦合的多个晶体管组成，以从该组合得到期望的电特性。此外，所示晶体管可以是复合晶体管。

如说明书和权利要求所使用的，术语“通道节点”一般表示金属氧化物半导体(MOS)晶体管器件(也称为MOSFET)的源极或漏极，术语“通道”是指在源极和漏极之间穿过器件的路径，并且术语“控制节点”一般表示MOSFET的栅极。类似地，如权利要求中使用的，术语“源极”、“漏极”和“栅极”应该理解为MOSFET的源极、漏极和栅极或者双极器件的发射极、集电极和基极(当使用双极晶体管技术实现本发明的实施例时)。

集成电路变得越来越复杂。整个系统由分立的集成电路子系统构成。以适当等级的细节描述这种复杂的技术主题变得必要。通常，应用概念的层级以使得本领域技术人员集中于被解决的问题的细节。

根据这些部分提供的功能描述设计的部分(例如，装置或系统内的不同功能单元)通常是适当等级的摘要，因为这些部分中的每一个都可以包括成千上万、亿万或更多的元件。当解决一些特定特征或这种部分内的特征的实施时，可以适当地识别替代功能或者更详细地表征设计的该部分的一些子部分，同时简述其他子部分或其他功能。

可以指定实施设计的一部分(例如，功能单元)的栅极和互连(网表)的精确逻辑布置。如何在特定芯片中物理地实现这些逻辑布置(逻辑和互连如何在特定设计中布局)在不通过内的工艺技术和/或针对各种其他原因而不同。实施特定功能的电路可以在不同条件下不同，并且特定电路的公开不是对本领域技术人员最有帮助。此外，关于实施的许多细节通常使用设计自动化来确定，从被实施的特征或功能的高级逻辑描述出发。在各个情况下，根据功能描述装置或系统的部分将结构告知于本领域技术人员。如此，与描述其功能相比，通常不需要和/或无益地提供关于部分电路设计的更多细节。

功能模块或单元可以由电路组成，这些电路可以是固定功能、在程序控制下或其他结构信息下进行配置或者一些它们的组合。因此，功能模块可以通过它们执行的功能来描述，以帮助简述如何可以实施这些功能的一些组成部分。在一些情况下，电路、单元和/或功能模块可以部分地以功能术语以及部分以结构术语来描述。在一些情况下，这些描述的结构部分可以根据施加于电路或功能模块或二者的结构来描述。

当被配置为执行或互连以执行每个不同操作时，可配置电路是有效电路或用于可通过电路实施的每个不同操作的部分电路。这种结构可以源自或基于指令、微代码、一次性编程结构、存储结构数据的嵌入式存储器等。在一些实施方式中，用于执行功能的单元或模块表示实施该单元所属的功能的电路的类或组。执行一个功能的电路的表示不意味着一些电路或其部分不能同时或串行地执行其他功能。

尽管电路或功能单元通常可以通过电路来实施，更具体地通过主要依赖于在半导体中制造的晶体管来实施，结合所公开的技术来理解本公开。例如，不通过内的物理工艺可用于实施本公开方面的电路，诸如光学、纳米管、微机电元件、量子开关或存储器存储、磁阻逻辑元件等。尽管用于构造根据技术的电路或功能单元的技术选择可以随时间变化，但这种选择是根据技术的当前状态进行的实施判定。

根据本公开的实施例包括非暂态机器可读介质，其根据本公开存储用于使机器执行、或用于配置机器来执行、或用于描述可执行或以其他方式进行的电路或机器结构(例如，布局)、动作集合或完成所提功能的配置数据或指令。例如，这种数据可以根据硬件描述语言(诸如HDL或VHDL、寄存器传递语言(RTL))或布局格式(诸如GDSII)。

除非另有指定，否则如果词语“关于”或“近似”在值或范围之前，则每个数值和范围应该理解为近似。

应该进一步理解，在不背离由以下权利要求限定的本发明的实施例的情况下，本领域技术人员可以进行部分的细节、材料和配置的各种变化以解释本发明实施例。

在包括任何权利要求的说明书中，术语“每个”可用于表示多个先前引用的元件或步骤中的一个或多个指定特性。当利用开放性术语“包括”时，术语“每个”不排除附加的未描述的元件或步骤。因此，应该理解，装置可具有附加的未描述的元件，并且方法可具有附加的未描述的步骤，其中附加的未描述的元件或步骤不具有一个或多个指定特性。

权利要求中的附图标号和/或附图参考标记的使用用于识别所要求主题的一个或多个可能实施例，以利于解释权利要求。这种使用不用于将权利要求的范围限于对应附图中所示的实施例。

本文参照“一个实施例”或“实施例”表示结合实施例描述的特定特征、结构或特性可以包括在本发明的至少一个实施例中。说明书中各处出现的“在一个实施例中”不需要均表示相同的实施例，也不表示独立或可选实施例需要与其他实施例相互排除。这同样适用于术语“实施方式”。

由说明书中的权利要求覆盖的实施例不限于(1)由该说明书使能且(2)对应于法定主题的实施例。非使能实施例和对应于非法定主题的实施例是明确放弃的，即使它们落入权利要求的范围内。