用于在电子设备中进行信号驱动的解耦电容电路及装置的制作方法

本发明涉及用于多电源应用(multi-supply application)的输出级的解耦电容(decoupling capacitor)以及集成电路(integrated circuits，IC)的性能控制(例如，用于半导体芯片的多个输入/输出(input/output，I/O)端的输入/输出(I/O)信号控制以及用于这些输入/输出(I/O)端的解耦电容控制)，更特别地，涉及一种用于在电子设备中进行信号驱动的解耦电容电路及装置。

背景技术：

根据相关技术，对于第4代双数据速率同步动态随机存取存储器(double data rate fourth-generation synchronous dynamic random-access memory，DDR4SDRAM)规范，提出了一种低功率DDR4(lower power DDR4，LPDDR4)的变型规范，以及，该变型规范可被称作为LPDDR4x，在该变型规范中，输出级的供给电压仅为0.4V，而不是LPDDR4规范的1.1V。基于此设计，会出现一些问题(如一些副作用)。举例来说，当施加0.4V的供给电压(而不是1.1V)时，解耦电容的电容值会变为大约仅是原有电容值的30％，导致解耦电容的性能降低。尽管增大解耦电容在IC上占用的面积可有助于实现相同的解耦效果，但是，若通过增大面积来达到相同的解耦效果，则解耦电容的面积会变成大约为原有面积的333％，导致IC的相关成本大大增加。因此，需求一种具有较少副作用的新颖架构，以提高IC的性能。

技术实现要素：

有鉴于此，本发明的目的之一在于提供一种用于在电子设备中进行信号驱动的解耦电容电路及装置，以解决上述问题。

第一方面，本发明提供了一种用于在电子设备中进行信号驱动的解耦电容电路，所述解耦电容电路位于电子设备的输出级中，其中，解耦电容电路包括：第一解耦电容和至少一个开关单元(例如，一个或多个开关单元)。所述第一解耦电容具有第一端和第二端，耦接在第一预定电压电平和第三预定电压电平之间，其中，所述第一预定电压电平高于所述第三预定电压电平。所述至少一个开关单元耦接在所述第一解耦电容的所述第一端和所述第二端的其中一端以及所述第一预定电压电平、所述第三预定电压电平中的至少一个预定电压电平之间，用于选择性地使能或禁能所述第一解耦电容。

第二方面，本发明还提供了一种用于在电子设备中进行信号驱动的装置，所述装置包括输出级。该输出级位于所述电子设备内，以及，耦接在第一预定电压电平和第三预定电压电平之间，用于对所述电子设备进行信号驱动；其中，所述输出级包括如上所述的解耦电容电路。

在上述技术方案中，提供了一种新颖的解耦电容电路，其通过至少一个开关单元来选择性地使能或禁能解耦电容电路中的第一解耦电容，从而，根据电子设备的实际需求来提供不同的电容值，能够提高电子设备的性能。

本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。

附图说明

图1是根据本发明实施例的一种用于在电子设备中进行信号驱动的装置的示意图；

图2根据本发明实施例示出了一些与图1所示的装置有关的实现细节；

图3根据本发明实施例示出了一种借助于金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Effect Transistors，MOSFET)进行信号驱动的装置；

图4是根据本发明另一实施例的一种借助于MOSFET进行信号驱动的装置；

图5是根据本发明另一实施例的一种借助于MOSFET进行信号驱动的装置。

具体实施方式

以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。

图1是根据本发明实施例的一种用于在电子设备中进行(perform)信号驱动的装置100的示意图，其中，装置100可包括所述电子设备的至少一部分。举例来说，装置100可包括上述电子设备的一部分，以及更特别地，可以是至少一硬件电路，如电子设备内的至少一集成电路(IC)及其相关的电路。在另一示例中，装置100可以是上述电子设备的全部。在另一示例中，装置100可以是具有上述电子设备的系统(如包括电子设备的无线通信系统)。电子设备的示例可以包括但不限于，多功能移动手机、平板电脑和个人计算机。根据本实施例，装置100可以包括存储器控制电路(memory control circuit)，该存储器控制电路具有一组存储输入/输出(I/O)端口，以及，该存储器控制电路可用于控制随机存取存储器(random-access memory，RAM)，如第4代双倍数据率同步动态随机存取存储器(DDR4SDRAM)，以及，可以经由该组存储输入/输出(I/O)端口访问(access)该随机存取存储器(RAM)。举例来说，可以分别利用不同的集成电路(IC)来实现存储器控制电路和随机存取存储器(RAM)。在另一示例中，可以将存储器控制电路和随机存取存储器(RAM)集成在同一个集成电路(IC)中。

如图1所示，装置100可以包括控制电路(control circuit)110，控制电路110位于存储器控制电路中，以及，装置100还可以包括一些驱动电路(driver circuit)，如后驱动器(post-driver)10和前驱动器(pre-driver)20，这些驱动电路位于存储器控制电路中，用于进行信号驱动，以经由后驱动器10的输出端控制或访问随机存取存储器(RAM)，以及，装置100还可以包括解耦电容电路(decoupling capacitor circuit)121和122，其中，后驱动器10和前驱动器20可以根据不同的电源线(power line)操作。举例来说，后驱动器10和解耦电容电路121可以耦接在具有供给电压VDD1的第一电源线和具有预定参考电压(例如，参考电压VSS)的参考线之间，以及，前驱动器20和解耦电容电路122可以耦接在具有供给电压VDD2的第二电源线VDD2和具有该预定参考电压(例如，参考电压VSS)的该参考线之间。此外，解耦电容电路121可以包括第一组解耦电容以及耦接于该第一组解耦电容中的至少一部分解耦电容的一个或多个开关(例如，一个或多个开关电路，其中，该开关电路也可被称之为开关单元)，以及，解耦电容电路121中的该一个或多个开关中的每一个耦接于该第一组解耦电容中的解耦电容。举例来说，解耦电容电路121中的一个或多个开关(例如，一个或多个开关电路)可以利用金属氧化物半导体场效应晶体管(MOSFET)来实现，以及，解耦电容电路121中的第一组解耦电容也可以利用MOSFET(如P型金属氧化物半导体场效应晶体管(PMOSFET)、N型金属氧化物半导体场效应晶体管等(NMOSFET))来实现。此外，解耦电容电路122可以包括第二组解耦电容以及耦接于该第二组解耦电容中的至少一部分解耦电容的一个或多个开关(例如，一个或多个开关电路)，以及，解耦电容电路122中的该一个或多个开关中的每一个耦接于该第二组解耦电容中的解耦电容。举例来说，解耦电容电路122中的一个或多个开关(例如，一个或多个开关电路)可以利用MOSFET来实现，以及，解耦电容电路122中的第二组解耦电容也可以利用MOSFET来实现。请注意，后驱动器10的输出端可被视为存储器控制电路的存储输入/输出(I/O)端口的示例。

根据本实施例，控制电路110可以对解耦电容电路121中的一个或多个开关进行开关控制，以选择性地使能(enable)或禁能(disable)位于解耦电容电路121中的第一组解耦电容内的一个或多个解耦电容。此外，控制电路110还可以对解耦电容电路122中的一个或多个开关进行开关控制，以选择性地使能或禁能位于解耦电容电路122中的第二组解耦电容内的一个或多个解耦电容。此外，驱动电路(如后驱动器10和前驱动器20)可以进行信号驱动，以控制随机存取存储器(RAM)。举例来说，前驱动器20可以根据前驱动器20的至少一个输入端上的输入，将前驱动器20的输出端之一驱动在多个电压电平的其中一个电压电平上。通常，前驱动器20的输入端之一上的电压电平可以表示(indicate)多个预定逻辑值(例如，逻辑值0或逻辑值1)中的其中一个逻辑值，以及，前驱动器20可以根据前驱动器20的输入端之一上的电压电平所表示的逻辑值，将前驱动器20的输出端之一驱动在多个电压电平的其中一个电压电平上。后驱动器10的输入端分别耦接于前驱动器20的输出端，后驱动器10可以根据后驱动器10的至少一个(例如，一个或多个)输入端上的输入，将后驱动器10的输出端之一驱动在多个电压电平中的其中一个电压电平上。举例来说，后驱动器10的输入端之一耦接于前驱动器20的输出端之一，以及，后驱动器10的输入端之一上的电压(如前驱动器20的输出端之一上的相同电压)可以代表(represent)前驱动器20的输入端之一上的电压电平所表示的逻辑值，因此，前驱动器20的输入端之一上的电压电平所表示的逻辑值可以经由后驱动器10传送至随机存取存储器(RAM)。在本实施例中，驱动电路中的每一个(如后驱动器10和前驱动器20)可以包括一组MOSFET，以及，可以借助于(with aid of)该组MOSFET进行信号驱动。

请注意，图1所示的架构可以作为多电源应用的输出级，以及，解耦电容电路121和解耦电容电路122中可以分别具有不同类型的解耦电容(例如，包括第一类型的解耦电容和第二类型的解耦电容)。在本发明实施例中，借助于用于前驱动器20和后驱动器10的不同类型的解耦电容，在电子设备中进行信号驱动的装置。基于图1所示的架构，第一电源线上的供给电压VDD1和第二电源线上的供给电压VDD2可以是不同的。为方便描述，本发明实施例中以供给电压VDD1高于供给电压VDD2为例进行说明，可以理解的是，本领域技术人员基于该实施例可以做出相关变型，具体地，本发明实施例不做任何限制。举例来说，第二电源线上的供给电压VDD2(例如，1.1V)可以高于第一电源线上的供给电压VDD1(例如，0.4V)，以及，控制电路100可以进行开关控制，以分别使能用于前驱动器20和后驱动器10的不同类型的解耦电容，诸如对应于第二电源线上的供给电压VDD2(如1.1V)的第一类型的解耦电容和对应于第一电源线上的供给电压VDD1(例如，0.4V)的第二类型的解耦电容。根据本实施例，对应于第二电源线上的供给电压VDD2(例如，1.1V)的第一类型的解耦电容可以利用IO器件(IO device)(也被称作为I/O器件)来实现，以及，对应于第一电源线上的供给电压VDD1(如0.4V)的第二类型的解耦电容可以利用核心器件(core device)来实现。所述的核心器件可以是具有薄栅极氧化层的器件，例如其氧化层薄于输入输出IO器件的栅极氧化层，核心器件的驱动电压(如栅极电压)低于输入输出器件的驱动电压；所述的输入输出I/O器件可以是具有厚栅极氧化层的器件，例如，其氧化层厚于核心器件的栅极氧化层。核心器件可称为薄栅极器件，I/O器件可称为厚栅极器件。另外，所述的核心器件以及I/O器件可以是晶体管，如金属氧化物场效应晶体管(MOSFET)。通过利用核心器件(例如，具有比IO器件的氧化层更薄的核心器件)作为解耦电容电路121中的第二类型的解耦电容，当操作在低电压电平(如0.4V)下时，第二类型的解耦电容可以具有非常高的电容值。因此，根据本发明实现电子装置，为了实现相同的解耦效果，增大如前所述的解耦电容所占用的面积是不必要的，以及，可以避免现有技术的相关问题(例如，解耦电容的面积会变得大约为原有面积的333％的问题，以及，集成电路(IC)的相关成本大大增加的问题)。

根据一些实施例，后驱动器10和解耦电容电路121均可以耦接在具有供给电压VDD1的第一电源线与具有预定参考电压(例如，参考电压VSS)的参考线之间，以及，还可以耦接在具有供给电压VDD2的第二电源线与具有预定参考电压(例如，参考电压VSS)的参考线之间，其中，控制电路110可以选择性地使能分别对应于供给电压VDD1和供给电压VDD2的不同硬件配置中的其中一个，以控制后驱动器10和解耦电容电路121利用从供给电压VDD1和供给电压VDD2中选择出来的供给电压进行操作。举例来说，该不同的硬件配置可以包括对应于供给电压VDD1的第一硬件配置，第一硬件配置允许存储器控制电路访问一个或多个第一类型的第4代双数据速率同步动态随机存取存储器(DDR4SDRAM)，该一个或多个第一类型的第4代双数据速率同步动态随机存取存储器(DDR4SDRAM)利用具有如供给电压VDD1的相同电压电平的供给电压进行操作。基于第一硬件配置，控制电路110可以对解耦电容电路121进行开关控制，以使能解耦电容电路121中的第二类型的解耦电容，诸如以上所提及的核心器件(例如，具有比IO器件的氧化层更薄的核心器件)。在第二电源线上的供给电压VDD2(如1.1V)高于第一电源线上的供给电压VDD1(如0.4V)的情形中，后驱动器10所选择的用于在后驱动器10的输出端上输出的多个电压电平与前驱动器20所选择的用于在前驱动器20的输出端上输出的多个电压电平可以部分不同或完全不同，其中，后驱动器10所选择的用于在后驱动器10的输出端上输出的多个电压电平适合于访问第一类型的第4代双数据速率同步动态随机存取存储器(DDR4 SDRAM)，该第一类型的第4代双数据速率同步动态随机存取存储器(DDR4 SDRAM)利用具有如供给电压VDD1的相同电压电平的供给电压进行操作。由于来自后驱动器10的输出端的多个电压电平适合于访问第一类型的第4代双数据速率同步动态随机存取存储器(DDR4 SDRAM)，因此，存储器控制电路可以正确地访问利用具有如供给电压VDD1的相同电压电平的供给电压进行操作的一个或多个第一类型的第4代双数据速率同步动态随机存取存储器(DDR4 SDRAM)。

此外，上述硬件配置还可以包括对应于供给电压VDD2的第二硬件配置，该第二硬件配置允许存储器控制电路访问一个或多个第二类型的第4代双数据速率同步动态随机存取存储器(DDR4 SDRAM)，该第二类型的第4代双数据速率同步动态随机存取存储器利用具有如供给电压VDD2的相同电压电平的供给电压进行操作。基于第二硬件配置，控制电路110可以对解耦电容电路121进行开关控制，以禁能解耦电容电路121中的第二类型的解耦电容，如以上所提及的核心器件(例如，具有比IO器件的氧化层更薄的核心器件)。在第二电源线上的供给电压VDD2(例如，1.1V)被提供给后驱动器10和解耦电容电路121这两者的情形中，后驱动器10所选择的用于在后驱动器10的输出端上输出的多个电压电平可以分别对应于(更特别地，可以等于)前驱动器20所选择的用于在前驱动器20的输出端上输出的多个电压电平，其中，后驱动器10所选择的用于在后驱动器10的输出端上输出的多个电压电平适合于访问第二类型的DDR4 SDRAM，其中，该第二类型的DDR4 SDRAM利用具有如供给电压VDD2的相同电压电平的供给电压进行操作。由于来自后驱动器10的输出端的多个电压电平适合于访问该第二类型的DDR4 SDRAM，因此，存储器控制电路可以正确地访问利用具有如供给电压VDD2的相同电压电平的供给电压进行操作的一个或多个第二类型的DDR4 SDRAM。因此，根据本发明实现电子设备，装置100可以增强集成电路(IC)的性能控制，如用于半导体芯片的多个I/O端(例如，存储器控制电路的一组存储I/O端口)的I/O信号控制，以及，可以增强电子设备的性能控制，副作用较少，其中，根据装置100所实现的输出级的解耦电容控制适合于多电源应用，以及，对应于第二硬件配置的开关控制可以防止解耦电容121中的核心器件被供给电压VDD2损坏。

在一些实施例中，图1所示的解耦电容电路121可以包括VDD1核心解耦电容单元，该VDD1核心解耦电容单元包括第一解耦电容和至少一个开关单元。其中，第一解耦电容耦接在供给电压VDD1与参考电压VSS之间，该至少一个开关单元耦接在第一解耦电容的第一端和第二端的其中一端以及供给电压VDD1、参考电压VSS中的至少一个电压之间，用于选择性地使能或禁能第一解耦电容。通过选择性地使能或禁能第一解耦电容，可以调整解耦电容电路121的电容值，进而改变其解耦效果，提高电子设备的性能，减少副作用。举例来说，第一解耦电容可以为核心器件，从而，当供给电压VDD1较低(如0.4V)时，第一解耦电容仍具有较高的电容值，使得解耦电容电路121具有更好的解耦效果。

图2根据本发明实施例示出了与装置100有关的一些实现细节。在本实施例中，举例来说，图1所示的后驱动器10的输出端可以包括一组用于传输N位数据的输出端，以及，在本实施例中，图1所示的解耦电容电路121可以包括对应于该N位的多个解耦电容(Cdie)单元，如一组VDD1核心解耦电容单元205、一组VDD1 IO解耦电容单元210以及一组VDD2 IO解耦电容单元220，其中，位于该组VDD1核心解耦电容单元205、该组VDD1 IO解耦电容单元210以及该组VDD2 IO解耦电容单元220内的每一组解耦电容单元分别对应于N位。如图2所示，该组VDD1核心解耦电容单元205可以包括分别对应于N位的VDD1核心解耦电容单元205-1,205-2,…,和205-N；该组VDD1 IO解耦电容单元210可以包括分别对应于N位的VDD1 IO解耦电容单元210-1,210-2,…,和210-N；以及，该组VDD2 IO解耦电容单元220可以包括分别对应于N位的VDD2 IO解耦电容单元220-1,220-2,…,和220-N。为简洁起见，图2仅示出对应于N位的第一位的VDD1核心解耦电容单元205-1、VDD1 IO解耦电容单元210-1以及VDD2 IO解耦电容单元220-1中的部分电路。举例来说，VDD1核心解耦电容单元205-2，…，和205-N中的每一个可被实现为VDD1核心解耦电容单元205-1的副本(copy)；以及，VDD1 IO解耦电容单元210-2，…，和210-N中的每一个可被实现为VDD1 IO解耦电容单元210-1的副本；以及，VDD2 IO解耦电容单元220-2，…，和220-N中的每一个可被实现为VDD2 IO解耦电容单元220-1的副本。在一些示例中，附加的部分电路(如一些附加元件和相关的线路连接)可被集成到图2所示架构的解耦电容单元的至少一部分(例如，解耦电容单元的一个部分或多个部分)中。

根据本实施例，VDD1核心解耦电容单元205-1,205-2,…,和205-N中的每一个核心解耦电容单元可以包括至少一个开关电路(例如，一个或多个开关电路)，以及，控制电路100可以对相关(concerned)的核心解耦电容单元(例如，VDD1核心解耦电容单元205-1,205-2,…,和205-N中的上述每一个核心解耦电容单元)的上述至少一个开关电路进行开关控制，以选择性地使能或禁能该相关的核心解耦电容单元中的解耦电容，如前面所提及的核心器件。

举例来说，如图2所示，VDD1核心解耦电容单元205-1可以包括两个开关电路，如SW1和SW2，以及，控制电路100可以对开关电路SW1和SW2进行开关控制，以选择性地使能或禁能VDD1核心解耦电容单元205-1中的解耦电容，如图2中的开关电路SW1上方所示出的MOSFET。在本实施例中，在VDD1核心解耦电容单元205-1中，作为解耦电容的MOSFET的栅极未采用任何粗线绘制，表示该MOSFET为核心器件。基于第一硬件配置，控制电路110可以对开关电路SW1和SW2进行开关控制(例如，接通开关电路SW1，以及，断开开关电路SW2)，以使能VDD1核心解耦电容单元205-1中的解耦电容(如，核心器件)，以及更特别地，控制电路110可以分别对VDD1核心解耦电容单元205-1,205-2,…,和205-N的开关电路{SW1}和{SW2}进行开关控制(例如，接通开关电路{SW1}，以及，断开开关电路{SW2})，以使能VDD1核心解耦电容单元205-1,205-2,…,和205-N中的解耦电容(如，核心器件)。此外，基于第二硬件配置，控制电路110可以对开关电路SW1和SW2进行开关控制(例如，断开开关电路SW1，以及，接通开关电路SW2)，以禁能并保护VDD1核心解耦电容单元205-1中的解耦电容(如，核心器件)，以及更特别地，控制电路110可以分别对VDD1核心解耦电容单元205-1,205-2,…,和205-N的开关电路{SW1}和{SW2}进行开关控制(例如，断开开关电路{SW1}，以及，接通开关电路{SW2})，以禁能并保护VDD1核心解耦电容单元205-1,205-2,…,和205-N中的解耦电容(如，核心器件)。举例来说，当控制电路110接通VDD1核心解耦电容单元205-1中的开关电路SW2时，VDD1核心解耦电容单元205-1中作为解耦电容的MOSFET的多个端子彼此电连接，其中，开关电路SW2在此MOSFET的栅极端和此MOSFET的其它端之间提供短路路径。因此，装置100可以防止此MOSFET遭受损坏。

再举例来说，该至少一个开关单元可以仅包括第一开关单元SW1，类似地，参考图2，第一解耦电容C1的其中一端(如第一端)耦接于供给电压VDD1，第一解耦电容C1的其中另一端(如第二端)在第一开关单元SW1的控制下被选择性地耦接于参考电压VSS。第一开关单元SW1耦接在参考电压VSS与第一解耦电容C1的其中一端(如第二端)之间。在该示例中，第一开关单元SW1用于选择性地使能或禁能第一解耦电容C1，例如，当第一开关单元SW1接通时，使能第一解耦电容C1；当第一开关单元SW1断开时，禁能第一解耦电容C1，在实践中，第一开关单元SW1可以由控制电路110来控制其接通或断开。在另一示例中，该至少一个开关单元可以仅包括第二开关单元SW2，其中，第一解耦电容C1的其中一端(如第一端)耦接于供给电压VDD1，第一解耦电容C1的其中另一端(如第二端)耦接于参考电压VSS。第二开关单元SW2的第一端耦接于第一解耦电容C1的第一端，第二开关单元SW2的第二端耦接于第一解耦电容C1的第二端(即第二开关单元SW2的第一端耦接于供给电压VDD1，第二开关单元SW2的第二端耦接于第一解耦电容C1的其中一端(如第二端)。在该另一示例中，第二开关单元SW2用于选择性地使能或禁能第一解耦电容C1，例如，当第二开关单元SW2接通时，禁能第一解耦电容C1，以保护第一解耦电容C1；当第二开关单元SW2断开时，使能第一解耦电容C1，在实践中，第二开关单元SW2可以由控制电路110来控制其接通或断开。应当说明的是，图2仅作为一种示例，本发明并不限于该示例，例如，第一解耦电容可以为多个，以及，至少一个开关单元还可以包括如图2所示开关单元外的附加开关单元。

如图2的右半部分所示，VDD1 IO解耦电容单元210-1,210-2,…,和210-N中的每一个IO解耦电容单元可以包括解耦电容C3，该解耦电容属于第一类型的解耦电容，以及，此解耦电容可以利用如前面所提及的IO器件来实现。举例来说，VDD1 IO解耦电容单元210-1可以包括耦接在具有供给电压VDD1的第一电源线和具有预定参考电压VSS的参考线之间的MOSFET。在本实施例中，VDD1 IO解耦电容单元210-1中作为解耦电容的MOSFET的栅极采用粗线来描述，表示该MOSFET为IO器件。此外，VDD2 IO解耦电容单元220-1,220-2,…,和220-N中的每一个IO解耦电容单元可以包括解耦电容C2，以及，此解耦电容可以利用如前面所提及的IO器件来实现。举例来说，VDD2 IO解耦电容单元220-1可以包括耦接在具有供给电压VDD2的第二电源线和具有预定参考电压VSS的参考线之间的MOSFET。在本实施例中，VDD2 IO解耦电容单元220-1中作为解耦电容的MOSFET的栅极采用粗线来描述，表示该MOSFET为IO器件。为简洁起见，对于本实施例的类似描述，此处不再赘述。

根据一些实施例，解耦电容电路121和122中的解耦电容可以利用一种类型或多种不同类型的元件来实现。适合于实现解耦电容电路121和122中的解耦电容的该不同类型的元件的示例可以包括，但不限于，具有串联电阻的解耦电容(RCdie)，电阻-电容、正常的电容(如纯电容，pure capacitor)、P型金属氧化物半导体场效应晶体管以及N型金属氧化物半导体场效应晶体管。

根据一些实施例，后驱动器10可以利用一种类型或多种不同类型的元件来实现。适合于实现后驱动器10的该不同类型的元件的示例可以包括，但不限于，P型金属氧化物半导体场效应晶体管以及N型金属氧化物半导体场效应晶体管。此外，基于是否利用一个或多个P型金属氧化物半导体场效应晶体管和/或一个或多个N型金属氧化物半导体场效应晶体管来实现后驱动器10，后驱动器10可被分类为多种后驱动器类型中的其中一种(例如，PN驱动器、NN驱动器或PP驱动器)。

图3根据本发明实施例示出了一种借助于MOSFET进行信号驱动的装置300。图3所示的架构可被视为图1所示的后驱动器10的一种示例。举例来说，端子T_IO可以是一组存储输入/输出(I/O)端口中的其中一个，其中，装置300可位于具有该组存储输入/输出(I/O)端口的存储器控制电路中。在一些示例中，端子T_IO可以是另一类型的输入/输出(I/O)端口中的其中一个，其中，装置300可位于另一类型的电路中的其中一个中。

如图3所示，装置300包括P型金属氧化物半导体场效应晶体管PPU(PMOS pull up，上拉型PMOSFET)和N型金属氧化物半导体场效应晶体管NPU(NMOS pull up，上拉型NMOSFET)，P型金属氧化物半导体场效应晶体管PPU耦接在预定电压电平A(例如，用于第一硬件配置的供给电压VDD1，或者，用于第二硬件配置的供给电压VDD2)和一端子(如端子T_IO)之间；N型金属氧化物半导体场效应晶体管NPU耦接在预定电压电平A和该端子(如端子T_IO)之间。P型金属氧化物半导体场效应晶体管PPU用于选择性地驱动一信号，其中，该信号经过(pass through)该端子(如端子T_IO)。此外，N型金属氧化物半导体场效应晶体管NPU用于选择性地驱动该信号。此外，装置300还包括另一N型金属氧化物半导体场效应晶体管NPD，N型金属氧化物半导体场效应晶体管NPD(NMOS pull down,下拉型NMOSFET)耦接在另一预定电压电平B(例如，参考电压VSS)和该端子(如端子T_IO)之间，其中，N型金属氧化物半导体场效应晶体管NPD用于选择性地驱动以上所提及的该信号。请注意，P型金属氧化物半导体场效应晶体管PPU、N型金属氧化物半导体场效应晶体管NPU和N型金属氧化物半导体场效应晶体管NPD不是同时驱动该信号。举例来说，在该端子(如端子T_IO)为以上所提及的一组存储输入/输出(I/O)端口的其中一个的情形中，经过该端子(如端子T_IO)的信号可以是一组存储输入/输出(I/O)信号中的其中一个信号。

根据此实施例，P型金属氧化物半导体场效应晶体管PPU、N型金属氧化物半导体场效应晶体管NPU和N型金属氧化物半导体场效应晶体管NPD内的任意MOSFET(如P型金属氧化物半导体场效应晶体管PPU、N型金属氧化物半导体场效应晶体管NPU和N型金属氧化物半导体场效应晶体管NPD中的每一个)均可以选择性地驱动该信号，以具有多个逻辑状态中的其中一个逻辑状态。举例来说，P型金属氧化物半导体场效应晶体管PPU和N型金属氧化物半导体场效应晶体管NPU用于选择性地驱动该信号，以对应于该多个逻辑状态中的至少一个逻辑状态(例如，一个或多个逻辑状态)，以及，N型金属氧化物半导体场效应晶体管NPD用于选择性地驱动该信号，以对应于该多个逻辑状态中的另一逻辑状态，其中，该多个逻辑状态内的任意两个逻辑状态不同时存在。

在实践中，P型金属氧化物半导体场效应晶体管PPU用于选择性地驱动该信号，以使该端子(如端子T_IO)上具有与预定电压电平A相关的第一电压电平，如略低于预定电压电平A的电压电平；以及，N型金属氧化物半导体场效应晶体管NPU用于选择性地驱动该信号，以使该端子(如端子T_IO)上具有与预定电压电平A相关的第二电压电平，如略低于预定电压电平A的另一电压电平；其中，N型金属氧化物半导体场效应晶体管NPD用于选择性地驱动该信号，以使该端子(如端子T_IO)上具有与另一预定电压电平B相关的电压电平，如略高于该另一预定电压电平B的电压电平。更特别地，与预定电压电平A相关的第一电压电平、与预定电压电平A相关的第二电压电平以及与另一预定电压电平B相关的电压电平内的任意两个电压电平可以彼此互为不同。

为了更好地理解，接地电压电平GND可被视为另一预定电压电平B的一种示例，以及，高于接地电压电平GND的预定电压电平VDD(例如，用于第一硬件配置的供给电压VDD1，或者，用于第二硬件配置的供给电压VDD2)可被视为预定电压电平A的一种示例。基于图3所示的架构，P型金属氧化物半导体场效应晶体管PPU的栅极控制信号IN_PPU可以选择性地接通P型金属氧化物半导体场效应晶体管PPU，N型金属氧化物半导体场效应晶体管NPU的栅极控制信号IN_NPU可以选择性地接通N型金属氧化物半导体场效应晶体管NPU，以及，N型金属氧化物半导体场效应晶体管NPD的栅极控制信号IN_NPD可以选择性地接通N型金属氧化物半导体场效应晶体管NPD，其中，这些栅极控制信号IN_PPU、IN_NPU和IN_NPD不会同时接通P型金属氧化物半导体场效应晶体管PPU、N型金属氧化物半导体场效应晶体管NPU和N型金属氧化物半导体场效应晶体管NPD。举例来说，P型金属氧化物半导体场效应晶体管PPU的栅极控制信号IN_PPU可以选择性地接通P型金属氧化物半导体场效应晶体管PPU，以驱动该信号具有与预定电压电平A相关的第一电压电平，如略低于预定电压电平A的电压电平(例如，略低于预定电压电平VDD的一电压电平)，以及更特别地，将该信号拉高为该预定电压电平A相关的第一电压电平。在另一示例中，N型金属氧化物半导体场效应晶体管NPU的栅极控制信号IN_NPU可以选择性地接通N型金属氧化物半导体场效应晶体管NPU，以驱动该信号具有与预定电压电平A相关的第二电压电平，如略低于预定电压电平A的另一电压电平(例如，略低于预定电压电平VDD的一电压电平)，以及更特别地，将该信号拉高为该预定电压电平A相关的第二电压电平。在另一示例中，N型金属氧化物半导体场效应晶体管NPD的栅极控制信号IN_NPD可以选择性地接通N型金属氧化物半导体场效应晶体管NPD，以驱动该信号具有与预定电压电平B相关的电压电平，如略高于预定电压电平B的电压电平(例如，略高于接地电压电平GND的一电压电平)，以及更特别地，将该信号拉低为该预定电压电平B相关的电压电平。

如图3所示的架构可以应用于各种类型的应用，P型金属氧化物半导体场效应晶体管PPU和N型金属氧化物半导体场效应晶体管NPU可以选择性地驱动该信号，以对应于上述多个逻辑状态中的至少一个逻辑状态(例如，一个或多个逻辑状态)，其中，与预定电压电平A相关的第一电压电平以及与预定电压电平A相关的第二电压电平彼此之间通常是不同的。举例来说，在与预定电压电平A相关的第一电压电平以及与预定电压电平A相关的第二电压电平表示多个逻辑状态中的相同逻辑状态的情形中，P型金属氧化物半导体场效应晶体管PPU和N型金属氧化物半导体场效应晶体管NPU可用于选择性地驱动该信号，以对应于多个逻辑状态内的单个逻辑状态，如上述的相同逻辑状态。在一些示例中，在与预定电压电平A相关的第一电压电平以及与预定电压电平A相关的第二电压电平分别表示多个逻辑状态内的不同逻辑状态的情形中，P型金属氧化物半导体场效应晶体管PPU和N型金属氧化物半导体场效应晶体管NPU可用于选择性地驱动该信号，以对应于多个逻辑状态内的两个逻辑状态。换言之，P型金属氧化物半导体场效应晶体管PPU可以选择性地驱动该信号，以对应于以上所提及的这两个逻辑状态中的其中一个逻辑状态，以及，N型金属氧化物半导体场效应晶体管NPU可以选择性地驱动该信号，以对应于以上所提及的这两个逻辑状态中的另一个逻辑状态。

图4是根据本发明另一实施例的一种借助于MOSFET进行信号驱动的装置400。图4所示架构的左半部(如，前驱动器410)可视为图1所示前驱动器20的一种示例，以及，图4所示架构的右半部(例如，包括图3所示元件的子电路以及还包括一些电阻，如在前驱动器410外面的这一部分))可视为图1所示后驱动器10的一种示例。举例来说，端子T_IO可以是如前面所提及的一组存储输入/输出(I/O)端中的其中一个，其中，装置400可位于具有该组存储I/O端口的存储器控制电路中。在一些示例中，端子T_IO可以是另一类型的I/O端中的其中一个，其中，装置400可位于另一类型的电路中的其中一个中。

如图4所示，装置400可以包括前驱动器410，以及可以包括前面提及的P型金属氧化物半导体场效应晶体管PPU和前面提及的N型金属氧化物半导体场效应晶体管NPU，以及，还可以包括前面提及的N型金属氧化物半导体场效应晶体管NPD，其中，P型金属氧化物半导体场效应晶体管PPU和N型金属氧化物半导体场效应晶体管NPU耦接在预定电压电平A(例如，用于第一硬件配置的供给电压VDD1，或者，用于第二硬件配置的供给电压VDD2)和一端子(如端子T_IO)之间，N型金属氧化物半导体场效应晶体管NPD耦接在另一预定电压电平B(例如，参考电压VSS)和该端子(如端子T_IO)之间。与图3所示的架构相比，如图4所示架构的右半部，装置400还可以包括多个电阻RPU_P,RPU_N,和RPD。举例来说，电阻RPU_P耦接在预定电压电平A和该端子(如端子T_IO)之间(特别地，如图4所示，电阻RPU_P耦接在P型金属氧化物半导体场效应晶体管PPU与端子T_IO之间，其中，P型金属氧化物半导体场效应晶体管PPU耦接于预定电压电平A)，以及，用于选择性地调整经过P型金属氧化物半导体场效应晶体管PPU的驱动路径上的电流，以及用于选择性地调整该端子(如端子T_IO)上的电压电平；以及，电阻RPU_P和P型金属氧化物半导体场效应晶体管PPU串联电连接。在另一示例中，电阻RPU_N耦接在预定电压电平A和该端子(如端子T_IO)之间(特别地，如图4所示，电阻RPU_N耦接在N型金属氧化物半导体场效应晶体管NPU与端子T_IO之间，其中，N型金属氧化物半导体场效应晶体管NPU耦接于预定电压电平A)，以及，用于选择性地调整经过N型金属氧化物半导体场效应晶体管NPU的驱动路径上的电流，以及，用于选择性地调整该端子(如端子T_IO)上的电压电平，且电阻RPU_N与N型金属氧化物半导体场效应晶体管NPU串联电连接。在另一示例中，电阻RPD耦接在预定电压电平B和该端子(如端子T_IO)之间，以及，用于选择性地调整经过N型金属氧化物半导体场效应晶体管NPD的驱动路径上的电流，以及，用于选择性地调整该端子(如端子T_IO)上的电压电平，且电阻RPD和N型金属氧化物半导体场效应晶体管NPD串联电连接。

此外，前驱动器410分别通过栅极控制信号D_PPU、D_NPU和D_NPD耦接于P型金属氧化物半导体场效应晶体管PPU、N型金属氧化物半导体场效应晶体管NPU和N型金属氧化物半导体场效应晶体管NPD。请注意，本实施例的前驱动器410可用于根据前驱动器410的输入信号(如控制信号IN_PPU’、IN_NPU’和IN_NPD’)产生控制信号(如栅极控制信号D_PPU、D_NPU和D_NPD)。举例来说，栅极控制信号D_PPU、D_NPU和D_NPD的逻辑状态分别对应于控制信号IN_PPU’、IN_NPU’和IN_NPD’的逻辑状态。为简洁起见，对于本实施例的类似描述，此处不再赘述。

图5是根据本发明另一实施例的一种借助于MOSFET进行信号驱动的装置500。图5所示的架构可视为图1所示后驱动器10的一种示例。举例来说，端子T_IO可以是如以上所提及的一组存储I/O端口中的其中一个，其中，装置500可位于具有该组存储I/O端口的存储器控制电路中。在一些示例中，端子T_IO可以是另一类型的I/O端中的其中一个，其中，装置500可位于另一类型的电路中的其中一个中。

如图5所示，装置500可以包括前面提及的P型金属氧化物半导体场效应晶体管PPU和前面提及的N型金属氧化物半导体场效应晶体管NPU，以及，还可以包括前面提及的N型金属氧化物半导体场效应晶体管NPD，以及，还可以包括以上提及的电阻RPU_P,RPU_N,和RPD。其中，P型金属氧化物半导体场效应晶体管PPU和N型金属氧化物半导体场效应晶体管NPU耦接在预定电压电平A(例如，用于第一硬件配置的供给电压VDD1，或者，用于第二硬件配置的供给电压VDD2)和一端子(如端子T_IO)之间，N型金属氧化物半导体场效应晶体管NPD耦接在另一预定电压电平B(例如，参考电压VSS)和该端子(如端子T_IO)之间。此外，装置500还可以包括电阻510(为简洁起见，图5中标注为“R”)和电容520(为简洁起见，图5中标注为“C”)，电阻510和电容520耦接在预定电压电平A和预定电压电平B之间，其中，电阻510和电容520串联电连接。在实践中，装置500可以利用电阻510和电容520来增强图5所示架构的R-L-C特性。为简洁起见，对于本实施例的类似描述，此处不再赘述。

根据一些实施例，后驱动器10的架构和/或前驱动器20的架构可以变化。至于一些实现细节，可以参考2014年11月21日递交的申请号为14/549,552的美国临时案，此处合并参考其内容。

在不脱离本发明的精神以及范围内，本发明可以其它特定格式呈现。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。