PWM信号生成器和具有其的开关电源装置的制作方法

本公开涉及通过用脉宽调制(PWM)方法执行开关操作来控制输出电压的开关电源装置和用在开关电源装置中的PWM信号生成器。

背景技术：

在使用诸如晶体管的开关元件执行开关操作来控制输出电压的开关电源装置中，执行占空比(即开关元件的导通时段与开关元件的开关周期之比)的可变控制来控制输出电压，使其是恒定的。

生成用于执行PWM控制的PWM信号的装置被分类为模拟型和数字型。在JP-A-2004-343395和JP-A-2006-527569中描述了数字型PWM信号生成器的示例。

JP-A-2004-343395描述了一种PWM信号生成器，该PWM信号生成器使用包括级联连接的多个差分缓冲器的环形振荡器来生成PWM信号，其中延迟时间的分辨率对应于差分缓冲器的一级。

JP-A-2006-527569描述了一种PWM信号生成器，该PWM信号生成器包括串联连接的多个电压控制缓冲器和控制各电压控制缓冲器的延迟时间使其恒定的延迟锁定环(DLL)。

技术实现要素：

在JP-A-2004-343395中描述的PWM信号生成器中，由于PVT(工艺、电压和温度)的影响，导致差分缓冲器的延迟时间变化。因此，使用环形振荡器的输出信号作为时钟的计数器的时钟频率也将可能变化，因此，开关周期或占空比的分辨率将变成不期望的值。

可考虑，在JP-A-2004-343395中描述的PWM信号生成器中使用诸如JP-A-2006-527569中描述的装置中的DLL电路。然而，添加DLL电路造成电路规模增大。同时，因为由于半导体制造工艺改变而导致需要重新设计DLL电路，所以设计成本会增加。当使用DLL电路时，担心有诸如最低操作时钟频率、设置次序的许多限制。

本公开是在考虑到以上提到情形的情况下作出的，将提供一种PWM信号生成器和包括该PWM信号生成器的开关电源装置，该PWM信号生成器能够防止电路规模或设计成本增加，并且以期望的分辨率生成PWM信号。

本公开的一种PWM信号生成器包括：延迟电路单元，其包括串联连接的多个延迟元件，所述多个延迟元件之中的最终级的延迟元件的输出端子和所述多个延迟元件之中的初级的延迟元件的输入端子彼此连接；选择器，其基于数字值，选择所述多个延迟元件的输出信号中的任一个；PWM信号输出单元，其基于所述选择器选择的输出信号来输出PWM信号；延迟量检测器，其检测由于所述延迟电路单元而导致的信号延迟量；以及数字值生成器，其通过基于所述延迟量检测器检测到的延迟量校正预定数据来生成所述数字值。

一种开关电源装置包括：开关元件；上述的PWM信号生成器；以及PWM控制单元，其基于所述PWM信号生成器所生成的PMW信号来控制所述开关元件。

根据本公开，可以提供能够防止电路规模或设计成本增加并且以期望分辨率生成PWM信号的PWM信号生成器和包括该PWM信号生成器的开关电源装置。

附图说明

根据下面结合附图进行的详细描述，本公开的以上和额外特征和特性将变得更清楚，其中：

图1是示意性示出根据本公开的实施方式的用于开关电源装置的PWM信号生成器的构造的电路图；

图2是示出图1中示出的PWM信号生成器的PWM信号输出单元的操作的时序图；以及

图3是具体示出图1中示出的PWM信号生成器的硬件校正电路的构造的电路图。

具体实施方式

下文中，将参照附图描述本公开的实施方式。

图1是示意性示出根据本公开的实施方式的用于开关电源装置的PWM信号生成器100的构造的电路图。开关电源装置包括诸如MOSFET的开关元件和基于PWM信号生成器100所生成的PWM信号来控制开关元件的PWM控制单元。

PWM信号生成器100包括延迟电路单元20、PWM信号输出单元30、硬件校正单元40、计数器4、比较器5A、选择器5B、与(AND)电路5C、比较器6A、选择器6B和与电路6C。

延迟电路单元20包括具有串联连接的多个(在图1中示出的示例中，2ⁿ个(其中，n是等于或大于1的自然数))延迟元件3的延迟元件组、与电路2和或(OR)电路1。各延迟元件3是以预定时间的延迟输出输入信号并且采用一般的缓冲器等的元件。

延迟元件组的最终级的延迟元件3的输出端子连接到计数器4的输入端子和或电路1的两个输入端子中的一个输入端子。

从控制整个开关电源装置的系统控制单元(未示出)向或电路1的两个输入端子中的另一个输入端子输入脉冲信号。或电路1的输出端子连接到与电路2的两个输入端子中的一个输入端子。

从系统控制单元向与电路2的两个输入端子中的另一个输入端子输入用于启动延迟电路单元20的操作的使能信号。与电路2的输出端子连接到延迟元件组的初级的延迟元件3的输入端子。

当在使能信号处于高电平的状态下向或电路1输入开始脉冲信号时，响应于这个脉冲信号的上升，随着脉冲信号的上升，或电路1的输出变为高电平并且与电路2的输出变为高电平，因此脉冲信号被输入延迟元件组。开始脉冲信号只被输入或电路1一次，然后变成低电平。

延迟元件组延迟各延迟端子3中的脉冲信号。从延迟元件组的最终级的延迟元件3输出的脉冲信号被输入或电路1，或电路1的输出变为高电平，并且从与电路2输出脉冲信号。因此，脉冲信号在延迟电路单元20中循环。

计数器4对从延迟元件组的最终级的延迟元件3输出的脉冲信号进行计数，从而对脉冲信号在延迟电路单元20中循环一次的周期进行计数。计数器4计数得到的计数值被输入硬件校正电路40、比较器5A和比较器6A。

即使当延迟电路单元20中的包括与电路2和2ⁿ个延迟元件3的所有元件中的任何元件的输出信号被输入计数器4时，也能够对周期进行计数。

延迟元件组中的延迟元件3的输出端子连接到选择器5B的输入端子和选择器6B的输入端子。

硬件校正电路40所生成的数字值的占空比比较值CMPd的低序n位被输入选择器5B。占空比比较值CMPd是用于确定开关元件的导通时段的长度的信息。

选择器5B基于输入的占空比比较值CMPd的低序n位，选择并且输出延迟元件组的2ⁿ个延迟元件3的输出信号中的任一个。选择器5B的输出端子连接到与电路5C的两个输入端子中的一个。

比较器5A的输出端子连接到与电路5C的两个输入端子中的另一个。当比较器5A的输出变为高电平时，与电路5C将选择器5B所选择的信号作为占空比事件脉冲输出到PWM信号输出单元30。

计数器4的输出信号和占空比比较值CMPd的高序位被输入比较器5A。比较器5A将输入比较器的计数器4的输出信号与占空比比较值CMPd的高序位进行比较，并且当二者彼此相等时将高电平信号输出到与电路5C。

硬件校正电路40所生成的数字值的周期比较值CMPp的低序n位被输入选择器6B。周期比较值CMPp是用于确定开关元件的导通时段的开始时间的信息。

选择器6B根据输入的周期比较值CMPp的低序n位，选择并且输出延迟元件组的2ⁿ个延迟元件3的输出信号中的任一个。选择器6B的输出端子连接到与电路6C的两个输入端子中的一个。

比较器6A的输出端子连接到与电路6C的两个输入端子中的另一个。当比较器6A的输出变为高电平时，与电路6C将选择器6B所选择的信号作为周期事件脉冲输出到PWM信号输出单元30。

计数器4的输出信号和周期比较值CMPp的高序位被输入比较器6A。比较器6A将输入比较器的计数器4的输出信号与周期比较值CMPp的高序位进行比较，并且当二者彼此相等时将高电平信号输出到与电路6C。

PWM信号输出单元30输出响应于周期事件脉冲的上升而上升并且响应于占空比事件脉冲的上升而下降的PWM信号。具体地，PWM信号输出单元30包括与电路7、与电路8、或电路9、与电路10、与电路11、或电路12和RS型触发器13。

与电路6C的输出信号(周期事件脉冲)和来自系统控制单元的周期事件端子电平设置信号被输入与电路7的输入端子。

与电路5C的输出信号(占空比事件脉冲)和来自系统控制单元的占空比事件端子电平设置信号被输入与电路8的输入端子。

与电路6C的输出信号(周期事件脉冲)和周期事件端子电平设置信号的反转信号被输入与电路10的输入端子。

与电路5C的输出信号(占空比事件脉冲)和占空比事件端子电平设置信号的反转信号被输入与电路11的输入端子。

与电路7的输出信号和与电路8的输出信号被输入或电路9。或电路9的输出端子连接到RS型触发器13的设置端子S。

与电路10的输出信号和与电路11的输出信号被输入或电路12。或电路12的输出端子连接到RS型触发器13的重置端子。

图2是示出图1中示出的PWM信号生成器100的PWM信号输出单元30的操作的时序图。图2示出周期事件端子电平被设置成1(高电平)并且占空比事件端子电平被设置成0(低电平)的情况。

如图2中所示，当周期事件脉冲变成高电平时，与电路7的输出变为高电平，或电路9的输出变为高电平，RS型触发器13变为设置状态，PWM信号上升。然后，当占空比事件脉冲变为高电平时，与电路11的输出变为高电平，或电路12的输出变为高电平，RS型触发器13被重置，PWM信号下降。以此方式，基于周期事件脉冲和占空比事件脉冲来生成PWM信号。

图3是具体示出图1中示出的PWM信号生成器100的硬件校正电路40的构造的电路图。

硬件校正电路40包括延迟量检测器40A和数字值生成器40B。

延迟量检测器40A是由硬件构成的用于检测由于延迟电路单元20而导致的信号延迟量的电路。

具体地，延迟量检测器40A包括测量周期计数器41、基准值寄存器42、测量值寄存器43和减法器44。

根据基准时钟，测量周期计数器41针对每个单位时段将采集信号输出到基准值寄存器42和测量值寄存器43。

测量值寄存器43是保持在输入采集信号的输入时间处计数器4的计数值的第一寄存器。

当输入采集信号时，基准值寄存器42是保持恰好在该输入时间之前的输入采集信号的输入时间处计数器4的计数值的第二寄存器。也就是说，输入采集信号的第一时间处的计数值被保持在测量值寄存器43中，第一时间之前单位时段的第二时间处的计数值被保持在基准值寄存器42中。

减法器44从测量值寄存器43中保持的计数值中减去基准值寄存器42中保持的计数值。减法结果(计数值(A))是计数器4在单位时段内计数得到的计数值。减法器44的输出值是延迟电路单元20在单位时段内延迟的时间(延迟量)。以此方式，延迟量检测器40A检测减法器44的输出值作为由于延迟电路单元20而导致的信号延迟量。

数字值生成器40B是由硬件构成的用于基于计数值(A)即延迟量检测器40A检测到的延迟量来校正预定数据(周期比较值CMPpo)从而生成周期比较值CMPp和占空比比较值CMPd的电路。

具体地，数字值生成器40B包括除法器45、乘法器46、乘法器47和比较值生成器48。

减法器44的输出值(计数值(A))和预定的计数期待值(C)被输入除法器45。计数期待值(C)是延迟电路单元20的延迟量的设计值，并且作为对应于周期比较值CMPpo的设置值的周期设置值和占空比设置值是基于该设计值预先确定的并且被存储在PWM信号生成器100的存储单元(未示出)中。

除法器45将计数值(A)除以计数期待值(C)并且输出除法结果作为校正系数。除法器45由硬件构成。

计数期待值(C)不受特别限制，但是优选地，计数期待值被设置成2^k，其中，k是等于或大于1的自然数。通过将计数期待值(C)设置成2^k，能够通过将计数值(A)向右移位k位来实现计数值(A)/计数期待值(C)的计算。也就是说，由于除法器45能够由简单的位移位器(移位器)构成，因此可以简化硬件校正电路40的构造。

从除法器45输出的校正系数和存储在存储单元中的周期设置值被输入乘法器46。乘法器46通过将校正系数乘以周期设置值来生成校正后周期设置值DOUTp。

从除法器45输出的校正系数和存储在存储单元中的占空比设置值被输入乘法器47。乘法器47通过将校正系数乘以占空比设置值来生成校正后占空比设置值DOUTd。

比较值生成器48通过将从乘法器46输出的周期设置值DOUTp和从存储单元读取的对应于周期设置值的周期比较值CMPpo相加来生成周期比较值CMPp。比较值生成器48通过将从乘法器47输出的占空比设置值DOUTd与所生成的周期比较值CMPp相加来生成占空比比较值CMPd。

在数字值生成器40B中，可颠倒除法器45和乘法器46、47的位置。也就是说，可通过使乘法器46将计数值(A)与周期设置值相乘并且使除法器45将所得值除以计数期待值(C)来计算周期设置值DOUTp。类似地，可通过使乘法器47将计数值(A)与占空比设置值相乘并且使除法器45将所得值除以计数期待值(C)来计算占空比设置值DOUTd。当使用位移位器作为除法器45时，有可能将由于向右移位k位而出现低序位的舍入误差，但是通过像这样提前进行乘法，能够最小化由于这个误差而导致的周期设置值和占空比设置值的计算误差。

在具有这个构造的PWM信号生成器100中，由于延迟电路单元20而导致的信号延迟量被设计成期望值，但是延迟量可由于PVT的影响而偏离期望值。延迟量与设计值的偏差计算为硬件校正电路40的延迟量检测器40A针对各单位时段的计数值(A)。基于校正系数即计数值(A)与计数期待值(C)之比来酌情校正周期比较值CMPpo，并且周期比较值CMPp和占空比比较值CMPd被酌情校正。

因此，能够通过校正周期比较值CMPp和占空比比较值CMPd来吸收由于延迟电路单元20而导致的信号延迟量的偏差，因此可以在保持期望周期和期望占空比的同时，实现PWM信号的分辨率增加。

在PWM信号生成器100中，不检测延迟电路单元20的各个延迟元件3的延迟程度与设计值的偏差，但检测延迟电路单元20整体的延迟量与设计值的偏差。以此方式，由于不必检测各个延迟元件3的延迟程度的偏差，因此可以简化装置，从而减少制造成本。

在PWM信号生成器100中，延迟电路单元20的延迟元件3能够由简单的缓冲器构成。因此，相比于使用电压控制缓冲器或差分缓冲器的相关技术，可以减少PWM信号生成器100的制造成本。不同于相关技术，不必使用DLL电路。因此，可以减少设计成本并且减少对最低时钟频率、设置次序等的限制。

在PWM信号生成器100中，用硬件而非软件实施延迟量检测器40A和数字值生成器40B。因此，不必增强开关电源装置的系统控制单元(CPU)的处理能力，因此可以防止电源装置的成本增加。

在PWM信号生成器100中，硬件校正电路40能够基于基准时钟与除了硬件校正电路40外的部分异步进行操作。因此，可以有助于设计开关电源装置。

虽然以上已经参照具体实施方式描述了本公开，但实施方式不只是示例并且能够在不脱离本公开主旨的情况下以各种形式进行修改。

例如，用硬件构造硬件校正电路40，但可用软件实施硬件校正电路40的功能。

在考虑到因延迟电路单元20中包括的或电路1和与电路2的信号延迟时间的情况下，延迟元件组中包括的延迟元件3的数量可减少1个，可被设置成2ⁿ-1。通过将因或电路1和与电路2的信号延迟时间设置成与延迟元件3的延迟时间相同，可以有助于设计周期比较值或占空比比较值。

延迟量检测器40A针对每个单位时段执行检测延迟量的处理，但在执行检测延迟量的处理之后下一次执行检测处理之前的时段可被设置成充分长并且可在比单位时段充分长的时段内执行检测延迟量的处理。通过针对每个预定时段校正周期比较值CMPp和占空比比较值CMPd，可以精确地执行PWM控制。

如上所述，本说明书公开了以下内容。

所公开的PWM信号生成器包括：延迟电路单元，其包括串联连接的多个延迟元件，所述多个延迟元件之中的最终级的延迟元件的输出端子和所述多个延迟元件之中的初级的延迟元件的输入端子彼此连接；选择器，其基于数字值，选择所述多个延迟元件的输出信号中的任一个；PWM信号输出单元，其基于所述选择器选择的所述输出信号来输出PWM信号；延迟量检测器，其检测由于所述延迟电路单元而导致的信号延迟量；以及数字值生成器，其通过基于所述延迟量检测器检测到的延迟量校正预定数据来生成所述数字值。

所公开的所述PWM信号生成器还可包括计数器，所述计数器对从所述多个延迟元件之中的任何延迟元件输出的脉冲信号进行计数，其中，所述延迟量检测器检测所述计数器在单位时段内计数得到的计数值作为延迟量。

在所公开的所述PWM信号生成器中，所述数字值生成器可通过基于所述计数值和单位时间内预定的计数期待值校正所述数字值来生成数据。

在所公开的所述PWM信号生成器中，所述多个延迟元件可包括2ⁿ个延迟元件，其中，n是等于或大于2的自然数，其中，所述计数期待值是2^k，其中，k是等于或大于1的自然数，并且其中，所述数字值生成器通过使用将所述计数值和对应于所述数据的设置值的相乘值除以所述计数期待值而得到的值来生成所述数字值。

在所公开的所述PWM信号生成器中，所述数字值生成器可包括：乘法器，其将所述计数值和所述设置值相乘；以及除法器，其将所述乘法器的输出值除以所述计数期待值，并且其中，所述除法器是通过将所述乘法器的所述输出值向右移位k位来获取除法结果的位移位器。

在所公开的所述PWM信号生成器中，所述数字值生成器可包括：除法器，其被构造成将所述计数值除以所述计数期待值；以及乘法器，其被构造成将所述除法器的输出值和所述设置值相乘，并且其中，所述除法器是通过将所述输出值向右移位k位来获取除法结果的位移位器。

在所公开的所述PWM信号生成器中，所述延迟量检测器可包括：测量周期计数器，其基于基准时钟针对每个单位时段输出采集信号；第一寄存器，其保持在输出所述采集信号的时间处所述计时器的计数值；第二寄存器，其保持在输出所述采集信号的时间之前输出所述采集信号的时间处所述计数器的计数值；以及减法器，其从所述第一寄存器中保持的计数值中减去所述第二寄存器中保持的计数值，并且其中，所述延迟量检测器检测所述减法器的输出值作为延迟量。

在所公开的所述PWM信号生成器中，所述延迟量检测器和所述数字值生成器可由硬件构成。

所公开的一种开关电源装置包括：开关元件；所述PWM信号生成器；以及PWM控制单元，其基于所述PWM信号生成器所生成的PMW信号来控制所述开关元件。