全数字锁相回路ADPLL电路的制作方法

本申请案大体上涉及锁相振荡器的领域，更具体的，涉及全数字锁相回路ADPLL电路。
背景技术：
：锁相回路(PLL)电路为产生具有锁定到输入参考信号的相位的相位的输出时钟信号的电子控制电路。通过使用高度稳定输入参考信号，可使输出时钟信号也高度稳定。PLL电路常用于通信装置、计算机及其它电子装置中。模拟PLL电路使用模拟组件以提供锁相架构。这些模拟组件包含相位检测器、压控振荡器(VCO)及相位检测器的VCO输出信号与输入端口之间的反馈路径。通过将输入参考信号连接到相位检测器的另一输入端口，相位检测器的输出可用于调整VCO输出信号的相位直至所述相位锁定到输入参考信号为止。还可使用全数字组件实施PLL电路。此PLL电路被称为全数字PLL(ADPLL)电路。类似其模拟对应物，ADPLL电路使用反馈路径传回数控振荡器(DCO)时钟信号以基于来自时间-数字转换器(TDC)的输出及参考相位信号产生数字相位误差信号。响应于数字相位误差信号，调整DCO时钟信号的相位。技术实现要素：根据本发明一实施例，一全数字锁相回路ADPLL电路包括：数控振荡器DCO、锁定电路以及控制器电路。数控振荡器DCO用于在部分地基于数字控制字的操作点处产生振荡器输出信号；锁定电路耦合到振荡器输出信号，且锁定电路经配置以将振荡器输出信号锁定到输入参考信号，其中锁定电路进一步经配置以输出数字相位误差信号；控制器电路耦合到数字相位误差信号且经配置以响应于数字相位误差信号的一或多个值的表示与阈值之间的比较调整数字控制字。附图说明当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了论述清楚起见，可任意增加或减少各种特征的尺寸。图1(a)及1(b)说明VCO输出信号振幅(Vo)随着偏置电流(IB)的变化及VCO输出信号的相位噪声随着偏置电流的变化。图2说明使用代理值Vref的VCO校准方法。图3说明根据一些实施例的全数字锁相回路(ADPLL)。图4说明根据一些实施例的用于图3的ADPLL架构的校准方法。图5说明根据一些实施例的用于在图4的动态VB控制器内使用的电阻器梯。图6说明根据一些实施例的DCO的相位噪声随着增加的数字控制字DVB的变化。图7说明根据一些实施例的用于图6的DCO的拓扑的方法。图8(a)及8(b)说明根据一些实施例的用于响应于数字相位误差信号PHE提供数字控制字DVB的方法。图9(a)及9(b)说明根据一些实施例的用于响应于数字相位误差信号PHE提供数字控制字DVB的另一方法。图10说明根据一些实施例的用于ADPLL及DCO的图4的校准方法的仿真结果。图11说明实例方法。将参考附图描述本发明的实施例。具体实施方式振荡器为在所要操作频率下提供载波信号的许多通信芯片及系统的组件。每年，革新带来越来越多的振荡器使用机会。这些相同市场要求也要求通信芯片以较低成本提供较好性能，即使在通信芯片数目显著增加的情况下也如此要求。减少通信芯片的成本的需要不仅推动利用较小硅区域还要求这些芯片的测试及校准变得较便宜。振荡器芯片性能高度敏感于过程、电压及温度(PVT)变化，此情况使得更加需要对每一芯片个别地测试及校准。根据市场中的这些成本压力，期望在不使用昂贵外部测试设备的情况下监视每一芯片的RF性能。不仅因为外部测试设备昂贵，还在于将芯片连接到此测试设备费时，借此进一步增加涉及的成本。因此，鉴于这些成本压力，期望寻找解决方案借以可针对每一芯片容易且快速地评估性能。振荡器设计的两大市场驱动者为物联网(IoT)市场分块及可穿戴应用市场分块。IoT市场分块及可穿戴应用市场分块两者都是低功耗为重要约束条件的新兴区域。预计IoT市场分块在接下来的20年里将出售500亿到800亿之间的IoT装置。然而，IoT分块的装置及许多可穿戴应用装置都不可电池操作或连接到电力供应器。实际上，这些装置需要支持超低功率消耗约束条件及/或从环境收集能量。此外，通信芯片的RF性能的关键要素为所得振荡器的相位噪声性能。相位噪声性能与电流消耗成反比。换句话说，相位噪声性能改进以振荡器中的偏置电流增加为代价。然而，如上文所提到，低电流消耗为重要设计约束条件，且因此确定如何最佳地优化振荡器设计的相位噪声性能及电流消耗两者是重要的。更特定来说，目标为需要在特定(低)电流消耗水平下实现所要相位噪声性能以便满足(例如)IoT及可穿戴应用的预计市场应用要求。除上文的功率消耗设计约束条件之外，还需持续数字化电路，包含RF电路。电路数字化带来用其模拟等效物无法容易地获得的控制水平、可预测性水平、再现性水平及可缩放性水平。PLL电路也经数字化且其数字等效物被称作ADPLL电路。ADPLL电路的一个组件为数控振荡器(DCO)。DCO为数字组件，这是因为其输入信号及输出信号(时钟输出信号)为数字信号。尽管输入及输出信号具有数字本质，DCO仍然含有模拟组件。DCO的这些模拟组件要求人工微调及校准以确保达成所要性能。此人工微调、测试及校准带来额外成本。虽然蜂窝式及某些其它市场应用可能够支持额外成本，但IoT装置及可穿戴应用装置无法支持此额外成本。已多次描述VCO电路的测试及校准，例如由贝尔尼等人描述的方法(阿克塞尔D.贝尔尼等人的“具有1.3-GHZ调谐范围及数字振幅校准的1.8-GHzLCVCO”，IEEEJ.固态电路，第909到917页，2005年4月)。在贝尔尼方法中，VCO电路的相位噪声性能与偏置电流之间的关系用于测试、调谐及校准VCO电路。图1(a)及1(b)(从贝尔尼论文复制)说明此关系，其中图1(a)说明VCO输出信号振幅(Vo)随着偏置电流(IB)的变化，而图1(b)说明VCO输出信号的相位噪声随着偏置电流的变化。这些图还识别两种状态，电流受限(I-受限)状态及电压受限(V-受限)状态。如图1(a)及1(b)中所展示，在电流受限状态中，归因于信号振幅增加及相位噪声降低，偏置电流的增加带来经改进信噪比。在电压受限状态中，信号振幅趋平(到Vmax)而相位噪声增加以借此带来降低的信噪比。图1(a)说明信号振幅的趋平效应。因此，理想操作点在电流受限状态与电压受限状态之间的交汇处。此理想操作点展示于IB,opt的偏置电流处。为利用此关系，贝尔尼方法通过将其输出信号转递到用于检测输出信号的振幅的峰值检测器来调谐及校准VCO。图2(也从贝尔尼论文复制)说明贝尔尼方法。VCO核心210输出提供到峰值检测器220的VCO输出信号Vo。峰值检测器220的输出提供到比较器230。比较器230的输出提供到数字状态机240。数字状态机240的输出作为N位信号提供到反馈路径260。反馈路径260又经提供以调整VCO核心210中的偏置电流源270。参考电压Vref提供到数/模转换器(DAC)250，转换器的输出又提供到比较器230。贝尔尼方法如下起作用。从先前确定了解，Vref已知为VCO核心210的理想操作点的位置。峰值检测器220在任何给定时间点处提供对应于VCO核心210的输出信号的振幅的输出。通过比较此振幅与Vref，比较器230可识别偏置电流源270是应增加还是降低以便将VCO核心210的操作点朝向其理想操作点移动。比较器230提供指示是要求增加还是降低的信号并相应地更新数字状态机240。使用反馈路径260相应地增加或降低偏置电流源270。因此，在贝尔尼方法中，Vref为VCO核心210的理想操作点的代理。贝尔尼方法借此力图通过迫使偏置电流源270从而使得输出信号振幅Vo达到所要值Vref来调谐及校准VCO核心210。贝尔尼方法的要求为事先已知Vref(与VCO核心210的理想偏置电流操作点(IB,opt)相关联的电压)，其中贝尔尼方法使得能够调整VCO核心210的操作点以达到此预定理想值。峰值检测器220及比较器230为贝尔尼方法中的模拟组件。与上文提到的RF电路的数字化倾向一致，期望数字化数控振荡器(DCO)的校准及调谐。在本文中所描述的方法的各种实施例中，监视ADPLL电路的数字相位误差信号以确定DCO的理想操作点。此方法在许多方面优于例如贝尔尼方法的先前方法。首先，监视相位误差信号提供对DCO性能的直接评估。此相反于贝尔尼方法，其依赖于实际VCO性能的间接或代理参数(振幅Vref)。其次，相位误差信号为数字信号，其容易地支持调谐及校准程序的数字化。在本发明方法的某些实施例中，数字相位误差信号的连续值的统计评估可用于进一步添加调整DCO核心的操作点的革新。图3说明根据本发明方法的实施例的全数字锁相回路(ADPLL)。频率控制字(FCW)提供到求和器310，所述求和器输出参考相位。参考频率(FREF)也输入到求和器310。参考相位提供到求和器320，所述求和器又输出相位误差信号。相位误差信号提供到回路滤波器330，所述回路滤波器又通过使用调谐信号及三角积分调制器350的输出来调整数控振荡器(DCO)340。DCO340输出输出时钟信号，所述信号的一部分是经由反馈路径传回到时间-数字转换器(TDC)360。TDC360也将参考频率接收为输入。TDC360输出输入到求和器320以形成所得相位误差的可变相位信号。与DCO340相互作用的所有组件都是数字的，即，求和器320、回路滤波器330、三角积分调制器350及TDC360为数字组件。图4说明根据本发明方法的实施例的如应用到图3中所说明的ADPLL架构的调谐及校准方法。概念地，ADPLL架构可被视为具有三个区段：DCO(由DCO核心430展示)、锁定电路(由求和器405、求和器410、回路滤波器415、齿轮变速模块420、DCO标准化块425、三角积分调制器435、计数器445、时间-数字转换器(TDC)455及TDC标准化块465展示)及控制器电路(由动态VB控制器450展示)。频率控制字(FCW)提供到求和器405，所述求和器输出参考相位PHR。参考相位PHR提供到求和器410，所述求和器又输出数字相位误差信号PHE。数字相位误差信号PHE提供到回路滤波器415，所述回路滤波器又提供信号到齿轮变速模块420。齿轮变速模块420在获取(或锁定)程序的过程期间提供不同“齿轮”(或具有不同获取速度的不同获取算法)。齿轮变速模块420的输出馈入到DCO标准化块425，所述DCO标准化块又提供调谐信号PVT、整数跟踪信号Track_I及输入信号到三角积分调制器435。通过使用调谐信号PVT、整数跟踪信号Track_I及产生于三角积分调制器435的分数跟踪信号Track_F调整DCO核心430。DCO430输出输出时钟信号，所述信号提供到又提供信号到三角积分调制器435的除法器440(在示范性说明中，除法器除以4，但除法器可除以一整数)。输出时钟信号还提供到计数器445，所述计数器输出又提供到求和器410的整数可变相位信号PHV_I。输出时钟信号还经由反馈路径传回到时间-数字转换器(TDC)455。TDC455也将参考频率FREF接收为输入。TDC455输出信号到抽选器460，所述抽选器的输出提供到TDC标准化块465。TDC标准化块465输出输入到求和器410以形成所得数字相位误差信号PHE的可变分数相位信号PHV_F。数字相位误差信号PHE用作到用于调谐及校准DCO核心430的动态VB控制器450的输入。图5提供如动态VB控制器450的控制器电路的实施例的概念说明。电阻器梯500包含串联连接的电阻器510a、510b……510f。在实施例中，电阻器510a、510b……510f可具有相等电阻值。在另一实施例中，电阻器510a、510b……510f具有不等电阻值。电阻器510a连接到电力供应电压VDD530，而电阻器510f连接到接地。多位数字控制字DVB1、DVB2……DVBn+1(在此状况下为n+1位字)作为输入连接到开关矩阵540，以便提供到电阻器梯500中的分接头(或连接点)的各种连接以用于输出信号VB520。因此，输出信号VB520基于将多位数字控制字DVB应用到开关矩阵540而从电阻器梯500中的分接头输出。电阻器510a、510b……510f充当电力供应电压VDD530与接地之间的分压器。电阻器梯500的每一分接头产生与另一分接头处可用的电压相比不同的电压。使用开关矩阵540数字控制电阻器梯500中的分接头的连接带来不同输出信号VB520。因此，通过适当选择多位数字控制字DVB的值，可横跨其工作范围调谐及校准DCO核心430。模式信号(未图示)可用于激活/去激活例如动态VB控制器450的控制器电路。图6说明DCO核心430的相位噪声(PN)将如何随着增加数字控制字DVB变化。因此，通过使用多位数字控制字的增加值来增加电压VB520，DCO核心430的相位噪声将改进直至达到电流受限状态为止。下表说明表示DCO核心430的相位误差及相位噪声随DVB控制字而变的值。DVB控制字相位误差(程度)相位噪声(dBc/Hz)00000+/-0.5-9000001+/-0.4-9500010+/-0.3-10000011+/-0.2-10500100+/-0.1-11000101+/-0.015-11500110+/-0.01-115图7说明根据本发明方法的实施例的用于DCO核心430的拓扑的方法。在此实施例中，交叉耦合的晶体管对720a、720b、720c、720d用于产生输出信号。经由电力供应电压VDD710将电力馈入到交叉耦合的晶体管对720a、720b、720c、720d。DCO核心430的频率由可变电容器740、750控制。在各种实施例中，可变电容器750由来自图4的调谐信号PVT的最低有效位(LSB)控制，而可变电容器740由调谐信号PVT的最高有效位(MSB)控制。可变电容器750通过变换器760耦合为与可变电容器740并联。通过调整端口730处供应的电压控制DCO核心430的操作状态。端口730处供应的电压由来自电阻器梯500的VB520供应。也可使用具有不同拓扑的DCO核心430的其它实施例，但其提供使用输入电压VB控制DCO核心430的操作状态的机会。图8(a)及8(b)说明根据本发明方法的实施例的用于图4的VB控制器450响应于图4的数字相位误差信号PHE提供图5的数字控制字DVB的方法。数字控制字DVB用于选择最小化数字相位误差信号PHE的操作点。在图8(a)中，使用乘法器810将数字相位误差信号PHE标准化为程度单位。常数2π也输入到乘法器810。经标准化数字相位误差信号PHE输入到数字比较器820。阈值(以程度为单位提供为到此模块的输入)也输入到数字比较器820。如果经标准化数字相位误差信号超出阈值，则数字比较器820输出二进制“1”。相反，如果经标准化数字相位误差信号并不超出阈值，则数字比较器820输出二进制“0”。数字比较器820连接到多路复用器830的选择器端口，使得数字比较器输出信号“1”(即，到选择器端口的输入信号“1”)导致选择输入信号860。输入信号860为来自先前循环但使用加法器850递增“1”的数字控制字DVB。相反，数字比较器输出信号“0”(即，到选择器端口的输入信号“0”)导致选择输入信号870。输入信号870为来自先前循环但此次不变的数字控制字DVB。因此，当经标准化数字相位误差信号PHE超出阈值时，数字控制字DVB增加。增加数字控制字DVB带来较低相位噪声，如图8(b)中所展示。图8(b)说明相位噪声PN与数字控制字DVB之间的关系，其中展示所述阈值(以程度为单位)。在由增加的数字控制字DVB产生的较低相位噪声情况下，数字相位误差信号PHE超出阈值(即，信号交叉点)的次数将降低直至数字控制字DVB并不进一步增加为止。因此，动态VB控制器450的概念为使用数字比较器820及多路复用器830的组合来产生用于定量相位误差超出阈值的次数的数字控制字DVB。阈值设定为高于正常系统噪声，使得超出阈值的任何数字相位误差信号PHE值可归于DCO相位噪声。超出阈值的数字相位误差信号PHE值可被称为离群值。在较高DCO相位噪声值下将出现大量离群值。在上文噪声测量方法的典型使用中，PLL电路将已完成其获取(或锁定)模式或接近于完成其获取模式。当PLL电路处于其跟踪模式(即，在完成获取模式之后)时，数字相位误差信号PHE具有零均值。在激活上文调谐及校准方法之后，可历时一定数目个时钟循环确定表示所述时间操作点处的DCO性能的离群值数目。举例来说，历时总共512个时钟循环，数字相位误差信号PHE可已超出阈值总共123次。归因于阈值交叉点数目，数字控制字DVB值将增加且带来较大偏置电流，且因此带来较低DCO相位噪声。因此，在后续512个时钟循环中，可仅记录50个阈值交叉点。捕获阈值交叉点数目的过程导致再进一步增加数字控制字值。最终，存在零个离群值且数字控制字DVB值在理想操作点处稳定。图9(a)说明使用微分器模块的图4的VB控制器450的另一实施例。尽管图4的数字相位误差信号PHE具有零均值，但通信信号的本质使得在返回到长期零平均值之前历时经延长时间周期均值可为非零。举例来说，某些调制信号带来平均值为正非零值接着平均值为负非零值的时间周期。在这些情况中，额外微分器模块用以消除偏离零均值的暂态。微分器模块从先前值减去当前值从而使得仅增量值用于后续处理。在图9(a)中，类似于图8(a)中，使用乘法器910将数字相位误差信号PHE标准化为程度单位。常数2π也输入到乘法器910。经标准化数字相位误差信号PHE输入到微分器980，所述微分器包含D触发器985及减法器990。D触发器985存储接着输入到减法器990的经标准化数字相位误差信号的当前值。在下一时钟循环处，将当前值转递到减法器990以提供经标准化数字相位误差信号PHE的当前值与先前值之间的差。微分器960的输出输入到数字比较器920。阈值也输入到数字比较器920(所述以程度为单位提供为到此模块的输入)。如果微分器输出值超出阈值，则数字比较器920输出二进制“1”。相反，如果微分器输出值并不超出阈值，则数字比较器920输出二进制“0”。数字比较器920连接到多路复用器930的选择器端口，使得数字比较器输出信号“1”(即，到选择器端口的输入信号“1”)导致选择输入信号960。输入信号960为来自先前循环但使用加法器950递增“1”的数字控制字DVB。相反，数字比较器输出信号“0”(即，到选择器端口的输入信号“0”)导致选择输入信号970。输入信号970为来自先前循环但此次不变的数字控制字DVB。因此，当微分器输出值超出阈值时，数字控制字DVB增加。增加数字控制字DVB带来较低相位噪声，如图9(b)中所展示。图9(b)说明相位噪声PN与数字控制字DVB之间的关系，其中展示最优点。在由增加的数字控制字DVB产生的较低相位噪声情况下，数字相位误差信号PHE超出阈值的次数将降低直至并不进一步增加数字控制字DVB为止。上文实施例确定数字相位误差信号值与阈值之间的比较。基于此比较，调整数字控制字DVB。在其它实施例中，基于一或多个数字相位误差信号值的统计参数或其它表示可用于形成与阈值的比较。举例来说，基于一或多个数字相位误差信号值的均值、中位值、标准差值、方差(及其它统计值或表示)可确定为统计值或表示，且此统计值或表示又与所述阈值进行比较。已对本发明方法的实施例执行仿真，如图10中所说明。图10展示数个信号随时间的变化。数字相位误差信号PHE1010标绘为从0微秒到大约80微秒随时间而变。数字控制字DVB1020也标绘为从0微秒到大约80微秒随时间而变。模式信号1030(即，接通本文中所描述的校准模式的信号)也标绘为随时间而变。振荡器调谐字(PVT)1040、振荡器调谐字(整数)1050及振荡器调谐字(分数)1060也标绘为随时间而变。图10展示三个单独时间周期。在第一时间周期中(到大约25微秒)，ADPLL电路处于获取(或锁定)模式且数字相位误差信号1010在ADPLL电路达成锁定时减少。获取模式是使用在获取过程进行时快速减少到零的振荡器调谐字(PVT)1040实现。在此第一时间周期期间，本文中所描述的校准方法处于非作用中，如0的模式信号1030值揭示。也在第一时间周期期间，数字控制字DVB1020设定为其默认值，在图10中所展示的一实施例中所述默认值为二进制0。在获取已完成(或接近于完成)之后，激活校准模式的实施例。应注意，在完成获取模式之前激活校准模式以便进一步减少电流消耗可是有利的。图10说明第二时间周期(大约25微秒到50微秒)，所述周期在模式信号1030设定为二进制1且校准模式开始时开始。作为响应，数字控制字DVB1020值从其开始点二进制0增加直至其在最后水平处趋平为止。在此相同时间周期期间，数字相位误差信号PHE1010减少直至其也在低水平处趋平为止。在第二时间周期期间，振荡器调谐字(PVT)1040、振荡器调谐字(整数)1050及振荡器调谐字(分数)1060如下变化。振荡器调谐字(PVT)信号1040稳定且不变，这是由于ADPLL电路已完成其获取模式。振荡器调谐字(整数)1050及振荡器调谐字(分数)1060在获取模式期间经历快速改变，且提供锁相过程已如何良好稳定的指示。因此，在第二时间周期期间，振荡器调谐字(整数)1050很大程度上不变，除了适应振荡器调谐字(分数)1060在整数边界处的分数字改变之外。图11揭示根据本发明方法的实施例的ADPLL电路的校准方法1100。方法1100任选地以识别ADPLL锁定(或获取)过程是否已完成的步骤1110开始。作为步骤1110的替代状态，所述方法可确定ADPLL锁定(获取获取)过程是否已充分稳定，即使其尚未完全结束。在步骤1120中，设定数字相位误差信号PHE的阈值水平。在一个实施例中，阈值水平为如图8(a)中所展示的相位误差的绝对值。在另一实施例中，阈值水平为如图9(a)中所展示的相位误差中的差值。在各种实施例中，阈值设定可以程度为单位。在其它实施例中，阈值设定可以其它单位，例如弧度或其它单位或代理值。在步骤1130中，检查数字相位误差的值(或数字相位误差的差)并与阈值水平进行比较。如果比较揭示数字相位误差PHE(或数字相位误差的差)超出阈值水平，则调整图8(a)或图9(a)的数字控制字DVB以增加DCO的偏置电流。接下来，重新进行步骤1130中的此增加、比较及数字控制字DVB调整直至数字相位误差PHE并不超出阈值水平为止。当比较揭示数字相位误差PHE(或相位误差的差)并不超出阈值时，回路完成。在步骤1140中，当任何残余校准已结束时确定任选步骤。在步骤1150中，存储用于此芯片的数字控制字DVB且DCO相位噪声校准程序完成。在步骤1160中，方法1100结束。综上所述，本文中所描述的方法是优良的，这是因为实际DCO相位噪声性能为校准程序的基础，而非如贝尔尼方法中描述的预定代理值Vref。此外，本发明方法使得每一ADPLL/DCO芯片能够以上文所描述的方式个别地经校准。因此，对于每一ADPLL/DCO芯片，例如过程、电压及温度(PVT)的任何可变因素的影响并入于校准程序中而无需费时且昂贵地使用外部测试设备。另外，在这些或其它可变因素中的任一者改变时，可容易地重复校准程序。举例来说，可以各种间隔重复本文中所描述的校准程序以解决例如温度或电压供应变化的可变因素改变。在示范性实施例中，在使用ADPLL/DCO的一系列蓝牙封包传输期间，可在每一蓝牙封包传输之前、期间或之后执行校准。替代性地，可在一定数目个封包传输之后或在一定预定时间间隔之后执行校准。应注意，在特定ADPLL/DCO的任何后续校准程序中，初始数字控制字DVB可为例如二进制0的默认值，或可从先前校准获得所述值。举例来说，将最后已知校准值用作开始点将很可能促进校准程序。在示范性实施例中，在图11中所展示的仿真结果中，校准程序花费大约25微秒。将最后已知校准值用作开始点可将完成校准程序的时间减少到约为1或2微秒。上文论述提供适应过程/电压/温度(PVT)变化的数字化数控振荡器(DCO)的校准及调谐的方法。在上文所描述的方法的各种实施例中，监视ADPLL电路的数字相位误差信号以确定DCO的理想操作点。此方法在许多方面优于先前方法，这是由于监视相位误差信号提供对DCO性能的直接评估，且此方法避免用外部测试设备连接及测试的昂贵且费时方法。此外，校准可容易地在任一时间点处起始从而使得排除过程/电压/温度(PVT)变化的影响。在其它实施例中，已描述包含数控振荡器(DCO)的电路，所述振荡器经配置以用于在部分地基于数字控制字的操作点处产生振荡器输出信号。锁定振荡器输出信号到输入参考信号同时提供数字相位误差信号的全数字锁相回路(PLL)电路耦合到振荡器输出信号。控制器电路耦合到数字相位误差信号，所述电路响应于数字相位误差信号与阈值之间的关系调整数字控制字。在一些实施例中，描述包含数控振荡器(DCO)的电路，所述振荡器在部分地基于数字控制字的操作点处产生振荡器输出信号。锁定振荡器输出信号到输入参考信号同时提供数字相位误差信号的全数字锁相回路(PLL)电路耦合到振荡器输出信号。控制器电路耦合到数字相位误差信号，所述电路响应于数字相位误差信号与阈值之间的关系调整数字控制字。控制器电路包含输出基于数字控制字的可调整电压的电阻器梯形网络。可调整电压耦合到DCO。控制器电路基于模式设定经激活。在一些实施例中，描述包含在部分地基于数字控制字的操作点处产生振荡器输出信号的方法。所述方法还包含将振荡器输出信号锁定到输入参考信号及使用数字相位误差信号。所述方法还包含响应于数字相位误差信号与阈值之间的关系调整数字控制字。应注意，在本说明书中对“一个实施例”、“一实施例”、“实例实施例”等的参考指示所描述实施例可包含特定特征、结构或特性，但每一实施例可未必包含所述特定特征、结构或特性。此外，此片语未必指代同一实施例。另外，当结合实施例描述特定特征、结构或特性时，无论是否明确地描述，结合其它实施例来实现此特征、结构或特性都在所属领域的技术人员的知识范围内。前述揭示内容概述若干实施例的特征使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可容易地使用本发明作为设计或修改用于执行本文所介绍的实施例的相同目的及/或实现相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神及范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代及更改。当前第1页1 2 3