一种应用于程控转接适配器的继电器安全保护系统和方法与流程

本发明属于航天测试技术领域，尤其涉及一种应用于程控转接适配器的继电器安全保护系统。

背景技术：

通用程控接口转接适配器实现的功能是把星上端子的信号转接为地面端子信号，地面端子的定义已固定，它的特点在于转接适配器可以兼容所有的星上端子的信号定义。通过程序的控制可以实现任意的X_i＝Y_j。它实现的原理是采用开关矩阵的方式。如图1所示，通过控制继电器的开关，每一个输出Y_j都可以转接为输入的任何一个信号。它的缺点是实现n点的转接配置，需要n²个继电器。如果输入是Y2-50端子，则适配器需要采用2500个继电器。导致设备体积大，价格高。2500个继电器往往需要用多IO口的嵌入式芯片，FPGA成为程控开关矩阵控制芯片的首选。

利用FPGA的管脚驱动三极管，FPGA当输出管脚为1时电压为3.3V，驱动三极管基极和发射极导通，继电器线圈大阻抗导致三极管工作在饱和区，集电极和发射极压降小，使得线圈两端电势差近似为24V，继电器完成切换。电路结构如图2所示。

该电路能可靠驱动继电器，继电器切换完成后控制FPGA输出管脚为0V，减少继电器线圈上的功率损耗。

然而，众所周知，FPGA上电时，由PROM给FPGA写入程序，在这个几秒的过程中，FPGA所有管脚默认为逻辑1的状态，当程序加载完成后所有管脚按照程序正常输出逻辑电平。也就是说，在设备上电开始有几秒钟的时间内，所有继电器开启，随后关闭，这种工作模式存在安全隐患，如果在设备加电过程中忽然断电重启，或者开关机忘记拔掉已经连接电缆，都会对系统造成损坏。如果靠规范使用步骤来保证安全并不能解决根本问题，所以急需要一种继电器保护技术。

技术实现要素：

本发明的提供一种能够解决上述问题的新技术，方法，具体而言本发明提供一种应用于程控转接适配器的继电器安全保护系统，FPGA和继电器阵列，其特征在于：还包括单片机，其中，单片机管脚接第一三极管的基极，第一三极管发射机接地，集电极通过串联两个分压电阻与电源连接，场效应管的栅极连接两个分压电阻之间，漏极连接继电器线圈正端，源极连接电源，FPGA管脚与第二三极管的基极连接，第二三极管发射机接地，集电极连接所述继电器线圈的负极。

进一步地，其特征在于：所述单片机与FPGA之间存在电路连接，所述电路连接用于传输单片机向FPGA发送的数据查询指令，以及FPGA向单片机返回的结果。

进一步地，其特征在于：所述单片机为AVR单片机。

进一步地，其特征在于：所述电源为24伏。

进一步地，其特征在于：两个分压电阻的阻值相同，优选为阻值为10kΩ。、

进一步地，其特征在于：在所述继电器线圈两端反向并联一个二极管。

进一步地，其特征在于：所述系统还包括计算机，连接在计算机与单片机之间的网络，通过计算机可以实现对每一继电器的控制，所述单片机与FPGA之间的电路连接为总线。

本发明还提供一种应用于程控转接适配器的继电器安全保护方法，其特征在于：采用上面方案所述的保护系统实现，其具体步骤为：

设备开机后，单片机及FPGA上电；

单片机先完成程序预读，AVR单片机在程序完成后会持续对FPGA发送数据查询指令，如果FPGA按照相同格式对AVR单片机进行返回，则认为FPGA完成程序读取，随后进入步骤3)；如果FPGA未完成程序读取，则单片机继续对FPGA发送指令，直至接受到返回指令；在此期间单片机管脚逻辑输出0，第一三极管集电极和发射极关断，场效应管栅极电压为24V正电压，场效应管源极和集电极关断，继电器线圈无法供电，无论FPGA管脚信号为高低，均不会对电路造成影响；

此时认为FPGA完成加电过程；同时单片机管脚输出逻辑1，第一三极管集电极和发射极导通，经过两个电阻的分压，沟道场效应管的栅极电压为12V正电压，场效应管管源极和集电极压差使场效应管管工作在完全导通状态，给继电器线圈正常供电；

随后，根据FPGA的管脚信号的高低来设定继电器的开关状态。

采用本方案，避免了FPGA上电时的不可控状态对电路系统造成的损坏，结构简单有效。

附图说明

图1是转接适配器原理图；

图2是现有FPGA与继电器线圈连接示意图；

图3是本发明电路结构图；

图4示出了本发明各部件的连接示意图；

图5本发明系统的工作流程图。

具体实施方式

图3示出了本发明基于单片机控制的继电器线包延迟加电方案，具体来说，单片机管脚连接第一三极管的基极，其三极管发射级接地，集电极通过两个分压电阻R(阻值选择10kΩ)与电源(例如24V电源)连接，场效应管(P沟道)的栅极g连接两个电阻之间，漏极d连接继电器线圈正端，源极连接电源，例如24V正电压。当单片机管脚输出逻辑1(输出电平3.3V)时，第一三极管集电极和发射极导通，经过两个电阻R的分压，P沟道场效应管的栅极g电压为12V正电压，场效应管管源极和集电极压差使场效应管管工作在完全导通状态，给继电器线圈正常供电。当单片机管脚输出逻辑0(输出电平为0V)时，第一三极管集电极和发射机关断，场效应管栅极g电压为24V正电压，场效应管源极和集电极关断，继电器线圈无法供电。

FPGA管脚与一第二三极管的基极连接，第二三极管发射机接地，集电极连接所述继电器线圈的负极。并且优选地，在继电器线圈正负极间反向并联一二极管，因为继电器内部的线圈一个电感，通电之后，当继电器释放时，线圈突然断电会产生方向相反的较高的感生电压，此电压对驱动继电器的三极管容易造成损坏，所以用方向相反的二极管并联于线圈上起抵消、泄放电流作用。

这样的方案，通过选择单片机管脚输出高电平的时机，可以控制第一三极管集电极和发射极的导通，进而可以控制P沟道场效应管源极和漏极的导通，最终实现了可以选择将电源电压加载到线圈正极的时机。

这样，即使FGPA管脚在初始上电默认管脚为1，并将第二三极管集电极和发射极的导通，使得继电器线圈负极接地，然而，只要在该初始时间内继电器线圈的正极没有连接电源，就不会造成前述安全隐患。

图4示出了本发明系统的电路连接关系，其中计算机通过网络连接AVR单片机，AVR单片机通过总线与多个FPGA连接，每个FPGA与一个继电器阵列连接。这样通过计算机可实现对每个继电器的开关控制。AVR单片机与FPGA在功能上有很强的互补性，单片机具有性能价格比高、功能灵活、易于人机对话、强大的数据处理能力的特点；而FPGA则具有高速、高可靠性以及开发便捷、规范等优点。AVR单片机与FPGA通信时，将FPGA作为单片机的一个外设。单片机以固定的总线方式读/写时序与FPGA交换信息。由于FPGA器件内部含有丰富的存储器资源，可配置成单口RAM、双口RAM、FIFO等，特别适合单片机采用并行的方式交换数据。为了使单片机能访问FPGA内部的各种资源(如存储器，锁存器)，单片机与FPGA接口的信号线包括数据总线、地址总线和控制总线。单片机的数据总线为D0～D7，共8根。地址总线由A0～A12组成，为了减少接口信号线的数目，数据线和低8位地址共用，通过FPGA内部的锁存器获得低8位地址A0～A7。控制总线包括ALE、

本发明系统加电流程如图5所示，设备开机后，AVR单片机及FPGA上电，FPGA有几秒的时间预读程序，AVR单片机上电速度快，先完成程序预读，AVR单片机在程序完成后，持续对FPGA发送数据查询指令，如果FPGA完成程序读取，则会按照预存代码对AVR单片机进行返回，此时认为FPGA完成加电过程；如果接收不到FPGA的返回数据，则AVR单片机继续对FPGA发送指令，直至接受到返回数据。

为了确保FPGA状态判断准确，本发明方案中，在FPGA程序内部预留了多个校验地址(以下地址以0x8081、0x8082、0x8083 3个为例)，假设里面存的数据都是0x55。单片机完成程序预读后，单片机循环访问0x8081、0x8082、0x8083三个地址，只有三个地址返回的数据都是0x55时，才认为FPGA工作正常，完成上电。FPGA上电完成后，由AVR单片机完成所有继电器的上电控制操作，最终实现整个设备的继电器安全保护措施。可以知道，校验地址和校验内容都是可以更改的，这里只提供了一个思路，单片机和FPGA完成多次握手信号后，认为通信建立连接，系统工作正常。

上面方案中的电阻只是可选的，并不必须使用。单片机也可以采用其他类型，而且单片机可以由其他非CPLD/FPGA嵌入式芯片替代，只要芯片上电加载程序过程中，管脚无输出电平信号即可。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。此外，尽管本说明书中使用了一些特定的术语，但这些术语仅仅是为了方便说明，并不对本发明构成任何限制。