电压比较器的制作方法

本发明实施例涉及比较电路，尤其涉及到一种电压比较器。

背景技术：

IGBT驱动芯片由发光二极管和光电二极管组成的信号传输系统。一般来说，发光二极管和集成光电二极管的接收电路被封装在一起。由于集成的光电二极管接收的光信号非常微弱，在转换成数字逻辑信号容易产生信号失真。

技术实现要素：

本发明实施例的目的在于，提供一种电压比较器，具有低失调电压、高增益、高速度等特点，其能够满足微弱的电压信号识别能力，在将电压信号转换成数字逻辑信号时不会产生号失真。

一方面，本发明提供了一种电压比较器，包括具有正反馈的一级放大电路、二级锁存电路及三级甲乙类输出电路，其中：

所述一级放大电路，根据输入端的输入电压输出第一电压和第二电压；

所述二级锁存电路，其输入端连接于所述一级放大电路的输出端，根据所述第一电压和所述第二电压输出第三电压和第四电压；

所述三级甲乙类输出电路，其一部分输入端连接于所述一级放大电路的输出端，另一部分输入端连接于所述二级锁存电路的输入端，根据所述第一至第四电压产生相应的数字逻辑信号。

本发明实施例之电压比较器，相对于传统的比较器，具有低失调电压、高增益、高速度等特点，其能够满足微弱的电压信号识别能力，在将电压信号转换成数字逻辑信号时不会产生号失真。

为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为本发明实施例之电压比较器的功能模块图。

图2为本发明实施例之电压比较器的电路示意图。

图3为图2所示之电压比较器中输入输出的的波形示意图。

具体实施例

为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。

请参考图1、2，在本实施例中，电压比较器100包括具有正反馈的一级放大电路10、二级锁存电路20和三级甲乙类输出电路30。

一级放大电路10，根据输入端的输入电压输出第一电压和第二电压。该一级放大电路10包括两个输入端，其中一个输入端用于输入第一待比较电路VCMP，另一个输入端用于输入第二待比较电路(即基准电压，VREF)。该一级放大电路10会对第一待比较电压VCMP和基准电压VREF之间的误差信号进行放大并产生、输出第一电压V1和第二电压V2。

二级锁存电路20，其输入端连接于一级放大电路10的输出端，根据所述第一电压V1和所述第二电压V2输出第三电压V3和第四电压V4。

三级甲乙类输出电路30，其一部分输入端连接于一级放大电路10的输出端，另一部分输入端连接于二级锁存电路20的输入端，根据第一至第四电压(V1、V2、V3、V4)产生相应的数字逻辑信号。

在一个优选实施例中，一级放大电路10包括多个三极管(如，NPN管、PNP管)，其中两个所述三极管做为一级放大电路10的输入端，以实现更小的比较器失调电压。在另一个实施例中，该一级放大电路10还可以包括迟滞调节电路。

在进一步的优选实施例中，一级放大电路10可以包括：具有控制端、第一端和第二端的第一晶体管；具有控制端、第一端和第二端的第二晶体管；具有控制端、第一端和第二端的第三晶体管；具有控制端、第一端和第二端的第四晶体管；具有控制端、第一端和第二端的第一三极管；具有控制端、第一端和第二端的第二三极管；具有控制端、第一端和第二端的第三三极管；

所述第一至第四晶体管的第一端耦合在同一节点，所述第一晶体管的控制端和所述第二晶体管的控制端均耦合至所述第一晶体管的第二端，所述第三晶体管的控制端和所述第四晶体管的控制端均耦合至所述第四晶体管的第二端，所述第一晶体管的第二端和所述第三晶体管的第二端耦合至所述第一三极管的第一端，所述第二晶体管的第二端和所述第四晶体管的第二端耦合至所述第二三极管的第一端，所述第一三极管的第二端和所述第二三极管的第二端耦合至所述第三三极管的第一端，所述第三三极管的第二端接地，其中：

所述第一三极管的控制端和所述第二三极管的控制端做为所述一级放大电路10的输入端，用于接收输入电压(VCMP及VREF)；所述第一三极管的第一端和所述第二三极管的第一端做为所述一级放大电路的输出端，用于对应输出所述第一电压V1和所述第二电压V2；其中：

在该电路结构中，所述第一至第四晶体管均为PMOS管，且PMOS管的栅极为控制端、源极为第一端及漏极为第二端；所述第一至第三三极管可以为NPN管，且NPN管的基极为控制端、集电极为第一端及发射极为第二端。当然，第一至第四晶体管还可以为NMOS管，第一至第三三极管为PNP管，当采用该替代晶体管时，电路结构应该做相应的调整。

另外，在电路结构中，所述第二晶体管的尺寸略大于所述第一晶体管的尺寸，所述第二晶体管为迟滞调节电路，起到延时效果；

另外，在电路结构中，第二晶体管的第二端和第三晶体管的第二端并联电压反馈，以提高增益，且增益Av为：GmQ1/(GmP1-GmP2)，GmQ1为第一三极管的跨导，GmP1为第一晶体管的跨导，GmP2为第二晶体管的跨导。可知，本电路结构可以满足带宽和增益的要求，同时还带有迟滞功能。

在一个优选实施例中，二级锁存电路20可以包括：具有控制端、第一端和第二端的第五晶体管；具有控制端、第一端和第二端的第六晶体管；具有控制端、第一端和第二端的第七晶体管；具有控制端、第一端和第二端的第八晶体管；

其中，所述第五晶体管的控制端和所述第六晶体管的控制端做为所述二级锁存电路的输入端，用于对应接收所述第一电压V1和所述第二电压V2；

所述第五至第六晶体管的第一端耦合在同一节点，所述第五晶体管的第二端耦合至所述第七晶体管的控制端及第一端，所述第六晶体管的第二端耦合至所述第八晶体管的控制端及第一端；所述第七至第八晶体管的第二端接地；

所述第五晶体管和所述第七晶体管之间的连接点以及第六晶体管和所述第八晶体管之间的连接点分别做为二级锁存电路20的输出端，用于对于输出所述第三电压V3和所述第四电压V4；

其中，第五至第六晶体管为PMOS管，所述第七至第八晶体管为NMOS管。当然，第五至第六晶体管也可以为NMOS管，所述第七至第八晶体管为PMOS管。

在进一步的优选实施例中，二级锁存电路20还包括正反馈电路，用于进一步提高增益，所述正反馈电路包括：与所述第七晶体管对称且具有控制端、第一端和第二端的第九晶体管；与所述第八晶体管对称且具有控制端、第一端和第二端的第十晶体管；

其中，所述第九晶体管的控制端连接至所述第六晶体管和所述第八晶体管之间的连接点，所述第十晶体管的控制端连接至所述第五晶体管和所述第七晶体管之间的连接点；所述第九晶体管的第一端与所述第七晶体管的第一端连接在同一节点，所述第十晶体管的第一端与所述第八晶体管的第一端连接在同一节点；所述第九晶体管和所述第十晶体管的第二端均接地。

在一个优选实施例中，三级甲乙类输出电路30可以包括：具有控制端、第一端和第二端的第十一晶体管；具有控制端、第一端和第二端的第十二晶体管；具有控制端、第一端和第二端的第十三晶体管；具有控制端、第一端和第二端的第十四晶体管；

其中，所述第十一晶体管的控制端和所述第十二晶体管的控制端做为所述三级甲乙类输出电路的输入端，用于对应接收所述第一电压V1和所述第二电压V2；

所述第十三晶体管的控制端和所述第十四晶体管的控制端做为所述三级甲乙类输出电路的输入端，用于对应接收所述第三电压V3和所述第四电压V4；

所述第十一至第十二晶体管的第一端耦合在同一节点；所述第十一、第十二晶体管的第二端分别对应连接至所述第十三、第十四晶体管的第一端；所述第十三至第十四晶体管的第二端接地；

其中，所述第十一至第十二晶体管为PMOS管，所述第十三至第十四晶体管为NMOS管。

为了使本发明实施例更加清晰明白，以下提供一具体电路。在该电路中，第一晶体管为PMOS管P1、第二晶体管为PMOS管P2、第三晶体管为PMOS管P3、第四晶体管为PMOS管P4、第五晶体管为PMOS管P5、第六晶体管为PMOS管P6、第七晶体管为NMOS管N1、第八晶体管为NMOS管N2、第九晶体管为NMOS管N3、第十晶体管为NMOS管N4、第十一晶体管为PMOS管P7、第十二晶体管为PMOS管P8、第十三晶体管为NMOS管N5、第十四晶体管为NMOS管N6、第一三极管为NPN管Q1、第二三极管为NPN管Q2及第三三极管为NPN管Q3。

一级放大电路10包括PMOS管P1、P2、P3、P4及NPN管Q1、Q2、Q3。PMOS管P1、P2、P3、P4的源极连接在同一节点，其中PMOS管P1、P2形成一电流镜像电路，PMOS管P3、P4形成另一电流镜像电路。PMOS管P1、P2的栅极相连接，且连接点与PMOS管P1、P3的漏极一起连接到NPN管Q1的集电极；PMOS管P3、P4的栅极相连接，且连接点与PMOS管P2、P4的漏极一起连接到NPN管Q2的集电极；NPN管Q1、Q2的发射极一起连接至NPN管Q3的集电极，NPN管Q3的发射极接地，NPN管Q3的基极接一偏置电压VB。其中，NPN管Q1、Q2的基极分别用于接收第一待比较电压VCMP和基准电压VREF，NPN管Q1、Q2的集电极分别用于做为一级放大电路10的输出端输出至第一电压V1和第二电压V2。

二级锁存电路包括PMOS管P5、P6及NMOS管N1、N2、N3、N4。PMOS管P5、P6的源极连接在同一节点；PMOS管Q5、Q6的栅极做为锁存电路20的输入端分别对应连接至NPN管Q1、Q2的发射极；PMOS管P5的漏极连接至NMOS管N1、N4的控制端及N1、N3的漏极，PMOS管P6的漏极连接至NMOS管N2、N3的控制端及N2、N4的漏极；NMOS管N1、N2、N3、N4的源极均接地。其中，PMOS管P5、P6的漏极做为二级锁存电路20的输出端分别对应输出第三电压V3和第四电压V4。

三级甲乙类输出电路30，包括PMOS管P7、P8及NMOS管N5、N6。PMOS管P7、P8的源极连接在同一节点；PMOS管P7、P8的栅极做为三级甲乙类输出电路30的输入端分别对应连接至NPN管Q1、Q2的集电极；NMOS管N5、N6的栅极做为三级甲乙类输出电路30的输入端分别对应连接至PMOS管P5、P6的漏极,PMOS管P7的漏极连接至NMOS管N5的漏极，PMOS管P8的漏极连接至NMOS管N6的漏极；NMOS管N5、N6的源极接地。

在一级放大电路10中，PMOS管P1、P3、P4的尺寸相同，PMOS管P2做为迟滞调节电路，其尺寸略大于PMOS管P1的尺寸，以满足带宽和增益的同事，还具有迟滞效果。

当VCMP远小于VREF时，NPN管Q1截止，故PMOS管P1、P3截止，NPN管Q2导通，PMOS管P2无电流；当VCMP逐渐增大，并接近阀值电压时，NPN管Q1导通，PMOS管P2线性导通。

当VREF远小于VCMP时，NPN管Q2截止，故PMOS管P2、P4截止，NPN管Q1导通，PMOS管P3无电流；当VREF逐渐增大，并接近阀值电压时，NPN管Q2导通，PMOS管P3线性导通。

VCMP为一个正负跳变的脉冲信号，VREF为一个基准电压，当VCMP和VREF的电压差大于或等于5mV时，比较器能够精确的识别，同时上升延迟和下降延迟都在20nS。这些参数应用于IGBT驱动芯片来说，完全可以满足。

在二级锁存电路20中，PMOS管P5、P6尺寸相同，NMOS管N1、N2、N3、N4的尺寸相同。其中，NMOS管N2、N3其正反馈作用。在三级甲乙类输出电路30中，PMOS管P7、P8尺寸相同，NMOS管N5、N6尺寸相同。

PMOS管P7导通时,NMOS管N5截止,PMOS管P8截止，NMOS管N6导通；PMOS管P8导通时,NMOS管N6截止，PMOS管P7截止,NMOS管N5导通。从上述分析可知，三级甲乙类输出电路30可以输出幅值相同但相位相反的数字逻辑信号。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。