一种前向纠错电路、高速串行收发器及可编程逻辑器件的制作方法

本发明涉及集成电路设计领域，尤其涉及一种前向纠错电路、高速串行收发器及可编程逻辑器件。

背景技术：

HSST(High Speed Serial Transceiver，高速串行收发器)是当今无线通信、云计算以及大数据中心的基础，随着HSST的速度不断提高，其传输误码率性能受到很大挑战。

技术实现要素：

本发明提供了一种前向纠错电路、高速串行收发器及可编程逻辑器件，以解决现有HSST传输误码率性能较低的问题。

本发明提供了一种用于高速串行收发器的FEC(Forward Error Correct，前向纠错)电路，设置在物理介质连接PMA电路与协议编码子层PCS电路之间，用于使用BCH码进行纠错，前向纠错FEC电路包括：编码模块及译码模块，编码模块用于在发送方向，接收协议编码子层PCS电路进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路，译码模块用于在接收方向，接收物理介质连接PMA电路进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路。

进一步的，还包括时钟选择电路，时钟选择电路用于根据应用场景选择发送时钟及接收时钟，并将发送时钟传输至编码模块，将接收时钟传输至译码模块。

进一步的，时钟选择电路用于根据应用场景，确定业务类型，根据业务类型确定时钟参数，选择时钟参数对应的发送时钟及接收时钟，时钟参数包括时钟频率及时钟类型。

进一步的，编码模块包括校验模块及合并模块，校验模块用于使用BCH码对输入数据进行校验，得到校验值，合并模块用于将校验值作为校验位添加在信息位后。

进一步的，译码模块包括：缓存模块、计算模块及纠错模块，缓存模块用于存储待处理数据，计算模块用于使用BCH码对待处理数据进行错误计算，得到计算结果，纠错模块用于根据计算结果对待处理数据进行纠错。

进一步的，计算模块包括两路相互独立的、并行的译码电路，以及状态机，状态机用于根据译码场景，选择使能一路或者两路译码电路。

进一步的，译码电路包括校正子计算器件、解关键方程器件及错误搜索器件，校正子计算器件用于计算待处理数据的校正子，并输出至解关键方程器件，解关键方程器件对校正子进行错误求解，并输出求解结果至错误搜索器件，错误搜索器件用于根据求解结果确定待处理数据的错误位置，并输出至纠错模块，供其进行纠错。

进一步的，译码电路包括至少两个校正子计算器件及至少两个错误搜索器件，至少两个校正子计算器件及至少两个错误搜索器件分时复用一个解关键方程器件。

本发明提供了一种用于可编程逻辑器件的高速串行收发器，包括：物理介质连接PMA电路与协议编码子层PCS电路、以及本发明提供的前向纠错FEC电路，前向纠错FEC电路设置在物理介质连接PMA电路与协议编码子层PCS电路之间，用于使用BCH码进行纠错，在发送方向，接收协议编码子层PCS电路进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路，在接收方向，接收物理介质连接PMA电路进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路。

本发明提供了一种可编程逻辑器件，包括：核心电路以及本发明提供的高速串行收发器。

本发明的有益效果：

本发明提供了一种前向纠错FEC电路，该前向纠错FEC电路应用在传统HSST电路中，能够满足一些新的协议应用，同时能够有效的降低传输误码率，采用BCH码实现FEC功能，由于BCH码是在2进制域内运行，因此BCH码译码电路比RS码的译码电路相对简单很多，能有效的降低电路设计的复杂度。进一步的，FEC电路采用并行流水结构，能够有效的提高带宽；对解关键方程器件Key Equitation Solver电路模块时分复用，能够有效的降低电路面积。

附图说明

图1为本发明第一实施例提供的HSST电路的结构示意图；

图2为本发明第二实施例提供的HSST电路的电路连接图；

图3为本发明第二实施例涉及的BCH码字构造示意图；

图4为本发明第二实施例提供的FEC电路的电路连接图；

图5为本发明第二实施例提供的BCH译码电路的电路连接图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做输出进一步的诠释说明。

第一实施例：

图1为本发明第一实施例提供的HSST电路的结构示意图，由图1可知，在本实施例中，本发明提供的HSST电路包括：物理介质连接PMA电路11与协议编码子层PCS电路12、前向纠错FEC电路13，前向纠错FEC电路13设置在物理介质连接PMA电路11与协议编码子层PCS电路12之间，用于使用BCH码进行纠错，在发送方向，接收协议编码子层PCS电路12进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路11，在接收方向，接收物理介质连接PMA电路11进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路12。

对应的，本发明提供了一种可编程逻辑器件，包括：核心电路以及本发明提供的高速串行收发器。

在一些实施例中，如图1所示，本发明提供的用于高速串行收发器的FEC电路13设置在物理介质连接PMA电路与协议编码子层PCS电路之间，用于使用BCH码进行纠错，前向纠错FEC电路包括：编码模块131及译码模块132，编码模块用于在发送方向，接收协议编码子层PCS电路进行处理及时钟域转换得到的待发送数据，并将待发送数据进行编码，在编码后将校验位添加在信息位后，传输至物理介质连接PMA电路，译码模块用于在接收方向，接收物理介质连接PMA电路进行解串后得到的待处理数据，并对待处理数据进行解码与纠错，将纠正后的待处理数据发送到协议编码子层PCS电路。

在一些实施例中，上述实施例中的FEC电路还包括时钟选择电路，时钟选择电路用于根据应用场景选择发送时钟及接收时钟，并将发送时钟传输至编码模块，将接收时钟传输至译码模块。

在一些实施例中，上述实施例中的时钟选择电路用于根据应用场景，确定业务类型，根据业务类型确定时钟参数，选择时钟参数对应的发送时钟及接收时钟，时钟参数包括时钟频率及时钟类型。

在一些实施例中，上述实施例中的编码模块包括校验模块及合并模块，校验模块用于使用BCH码对输入数据进行校验，得到校验值，合并模块用于将校验值作为校验位添加在信息位后。

在一些实施例中，上述实施例中的译码模块包括：缓存模块、计算模块及纠错模块，缓存模块用于存储待处理数据，计算模块用于使用BCH码对待处理数据进行错误计算，得到计算结果，纠错模块用于根据计算结果对待处理数据进行纠错。

在一些实施例中，上述实施例中的计算模块包括两路相互独立的、并行的译码电路，以及状态机，状态机用于根据译码场景，选择使能一路或者两路译码电路。

在一些实施例中，上述实施例中的译码电路包括校正子计算器件、解关键方程器件及错误搜索器件，校正子计算器件用于计算待处理数据的校正子，并输出至解关键方程器件，解关键方程器件对校正子进行错误求解，并输出求解结果至错误搜索器件，错误搜索器件用于根据求解结果确定待处理数据的错误位置，并输出至纠错模块，供其进行纠错。

在一些实施例中，上述实施例中的译码电路包括至少两个校正子计算器件及至少两个错误搜索器件，至少两个校正子计算器件及至少两个错误搜索器件分时复用一个解关键方程器件。

第二实施例：

现结合具体应用场景对本发明做进一步的诠释说明。

高速串行收发器(HSST：High Speed Serial Transceiver)是当今无线通信、云计算以及大数据中心的基础。随着HSST的速度不断提高，其传输误码率性能受到很大挑战。因此，通过在HSST中融合FEC技术，通过FEC技术来降低传输误码率。FEC能够在接收端将错误数据重建，来降低误码率。FEC电路发送端通过编码技术产生校验数据；接收端通过解码技术校验接收数据，并能够通过接收到的校验数据重建错误数据。高速串行通信中的错误多为突发随机错误，因此FEC需要具有很强的纠突发随机错误能力。本发明采用BCH码实现高速串行收发器中的FEC电路。

具体的，本发明通过在传统HSST电路的PCS电路与PMA电路中间增加FEC电路，其电路架构如图2所示。FEC电路可配置为正常模式与直通模式。采用BCH码实现FEC电路功能。FEC电路支持2路独立的BCH编码电路与解码电路，可以配置选通1路或者选通2路工作。BCH码分组长度与纠错个数可配置。

BCH编码电路与解码电路采用并行流水处理，编码电路与解码电路并行位宽可配置。译码电路中的解关键方程(Key Equitation Solver)，采用时分复用方法实现1个电路模块处理多路并行数据流。

本发明在传统HSST电路中增加FEC功能，能够满足一些新的协议应用，同时能够有效的降低传输误码率。同时，采用BCH码实现FEC功能。由于BCH码是在2进制域内运行，因此BCH码译码电路比RS码的译码电路相对简单很多，能有效的降低电路设计的复杂度。同时，FEC电路采用并行流水结构，能够有效的提高带宽。同时，对Key Equitation Solver电路模块时分复用，能够有效的降低电路面积。同时，FEC电路为可配置结构，可以满足多种应用需求。

下面将结合本发明实施例中的附图，以HSST串化因子为8，FEC配置为纠4bit错、信息位(Message)长度4096bit的BCH码字，对本发明实施例中的技术方案进行详细地描述。

参照图2，图2示出了本发明提供的带FEC功能的HSST电路框图。传统的HSST电路，由PMA电路与PCS电路组成。传统HSST电路已经无法满足一些新的通信协议的应用，如100G以太网协议中规定必须带FEC功能。本发明中在传统HSST电路基础上，设计一种带FEC功能的新型HSST电路。FEC电路位于HSST电路中的PCS与PMA之间。发送方向，PCS完成发送数据的处理与时钟域转换后，将数据送入FEC进行编码；FEC电路编码后将校验位添加在信息位后发送到PMA处理；PMA将数据串化处理后发送出去。接收方向，PAM将接收的数据进行解串后发送到FEC；FEC对数据进行解码与纠错，处理完后将纠正后的数据发送到PCS。

参照图3，图3示出了本发明提供的纠4bit错、Message长度为4096bit的BCH码字(CodeWord)构造。Message+校验位(Parity)>2^12bit。故选CodeWord长度＝2^13bit。纠错个数4bit，则Parity长度＝4*13bit＝52bit。取CodeWord中有效码字构造缩短码字(Shortened CodeWord)长度＝Message+Parity＝4148bit。由于HSST的串化因子等于8，故需要在Shortened CodeWord后补4bit 0’s，实现8bit对齐。

参照图4，图4示出了本发明提供的一种FEC电路实现结构框图。FEC电路发送时钟(TX_clk)与接收时钟(RX_clk)输入可配置。FEC发送端，将输入的数据进行同步处理，再将数据分别输入到parity电路与mux电路；parity电路根据输入的message值计算parity值，当计算完4096bit message的parity值时，Code电路将mux选通parity通路，输出parity值。FEC接收端，将接收的数据进行同步处理，再将数据发送到Decode电路，Decode电路将数据1分别送入到缓存FIFO与error计算电路，当error计算完成后，读取FIFO中数据并进行纠错，纠错后将数据同步输出到下一级。

参照图5，图5示出了本发明提供的一种FEC电路的译码器电路实现结构框图。本发明中FEC译码电路包含2路可独立工作的并行Decode电路。Decode电路主要由3步构成，第一步计算校正子(syndrome)；第二步解关键方程(Key Equitation Solver)；第三步错误搜索。纠4bit错需要4路8bit并行的syndrome电路，则可在512个周期内计算完syndrome值。Key Equitation Solver电路采用BM迭代算法直接展开判决法实现，纠4bit错最大5个周期能够求出1个syndrome的关键方程，求解4路Key Equitation Solver最大时间为20周期。求解出4路Key Equitation Solver后，启动钱搜索(Chien Search)电路，根据4路Key Equitation Solver分别求解错误位置。根据求解出的错误位置将数据进行纠错处理，并将数据送入下一级。

综上可知，通过本发明的实施，至少存在以下有益效果：

本发明提供了一种前向纠错FEC电路，该前向纠错FEC电路应用在传统HSST电路中，能够满足一些新的协议应用，同时能够有效的降低传输误码率，采用BCH码实现FEC功能，由于BCH码是在2进制域内运行，因此BCH码译码电路比RS码的译码电路相对简单很多，能有效的降低电路设计的复杂度。进一步的，FEC电路采用并行流水结构，能够有效的提高带宽；对解关键方程器件Key Equitation Solver电路模块时分复用，能够有效的降低电路面积。

以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。