专利名称：基于“相位插值－选择”的多相正交时钟产生电路的制作方法
技术领域：
本发明涉及一种高速收发器的时钟数据恢复电路，准确地说，涉及一种用于G比特级高速串行收发器中的接收端完成时钟数据恢复时所需要的多相正交时钟产生电路，属于通信专用集成电路设计技术领域。
背景技术：
高速串行数据收发器在高速双向数据传输系统，如千兆以太网、光纤传输网络、高速网络路由和无线基站等中有着广泛应用，具体表现在为电路板之间、电路板和处理器之间、板上的处理器和外设之间以及芯片和背板之间的通信提供高速接口。电信业务和互联网业务的迅猛发展进一步加大了对高速高性能收发器芯片的需求。
然而，在收发器的接收端接收并放大的数据不同步且含有噪声。为了保证对数据后续处理的同步，时钟等时序信息必须从数据中提取出来，而且必须对数据进行“重定时”以消除传输过程中积累的抖动(噪声)。这一时钟提取和数据重定时的过程就称为“时钟数据恢复”(CDR，Clock and Data Recovery)。
为了进行同步操作，比如对随机数据进行解复用和重定时，接收器必须产生时钟。时钟恢复电路通过对数据进行检测产生周期性的时钟，并由该时钟对数据进行重定时。时钟恢复电路产生的时钟必须满足三个重要条件(1)时钟的频率必须与数据速率一致、或者与解复用后的数据速率一致；(2)时钟必须与数据有一个确定的相位关系，从而保证对数据的采样在最佳采样点进行，确切地说，时钟沿应与每个数据脉冲的中心对齐，这样采样的位置距离相邻的前一个和后一个数据跳变沿都最远，于是相对于抖动和其他的时序不确定性而言就提供了最大的裕度；(3)因为时钟的抖动是数据抖动的主要“贡献者”，因此时钟的抖动必须足够小。这三条原则是CDR电路设计的基础。
CDR电路的设计，经历了由最初的仅仅采用锁相环和判决电路的简单CDR电路、以及基于锁相环(PLL，Phase Locked Loop)和压控振荡器(VCO，VoltageControlled Oscillator)由粗调环路和细调环路构成的双环CDR结构，到目前的新双环CDR结构，该电路仍然是基于PLL/VCO的，但这里的PLL/VCO单独构成一个环路，只负责向具体完成时钟数据恢复的第二个环路提供一系列不同相位的参考时钟，并不直接参与时钟数据恢复工作，由于若由PLL/VCO环路提供任意相位的参考时钟，不仅导致PLL/VCO环路的结构复杂、功耗加大，同时也会加剧时钟数据恢复环路中控制电路的规模和复杂度，因此应由第二个环路根据鉴相结果对不同相位的时钟进行某种操作，如插值、选择等，生成恰当相位的时钟。
目前，在新双环CDR电路设计中，时钟产生工作是这样完成的参照图1，时钟恢复的完成首先选择一对相邻相位的时钟来定义插值的相位间隔，相邻的时钟相位呈正交关系。相位插值的结果是输出一个与输入数据相位对齐的参考时钟ReCk，插值操作可以在数字域或模拟域完成。模拟方法由于可以提供连续的相位插值，因而具有较好的抖动性能，而数字方法则存在量化误差。为了覆盖360°的插值范围，整个360°的插值范围被离散地划分为4个象限，参照图2(A)，每个象限的插值范围是90°。当插值向量从一个象限转移到另一个象限时，一个时钟就被它的互补时钟所代替。为了降低抖动和相位不连续性，这种替换必须在不影响环路的情况下完成，可以利用一个象限边界控制单元来保证时钟的替换仅发生在时钟混频权重为0的时候。这样就实现了时钟相位象限的平滑转移。然而由于各种负面因素的存在，比如相位边界控制单元的偏移，会使得时钟替换并不是发生在混频权重精确为0的时刻。这样就会产生如图2(B)所示的相位阶跃，从而导致抖动性能的下降。
发明内容
本发明的目的是针对现有问题，提出具有较高抖动性能的“相位插值-选择”正交时钟产生电路，供时钟数据恢复(CDR)电路进行数据重定时。
本发明的目的是这样实现的利用输入的16相相位间隔为π/8的参考时钟通过相邻交叉重叠分为8组进行相位插值，生成32相相位间隔为π/16的时钟并通过控制信号slc1_i，i＝1，2，3，4进行第一次相位选择，产生8相两组、组内相位间隔为π/2，即正交的时钟，这8相时钟的表达式为clk1＝slc1_1·(clk_1+clk_1)·slc1_2·(clk_1+clk_2)·slc1_3·(clk_2+clk_2)·slc1_4·(clk_2+clk_3)clk2＝slc1_1·(clk_4+clk_5)·slc1_2·(clk_4+clk_4)·slc1_3·(clk_3+clk_4)·slc1_4·(clk_3+clk_3)clk3＝slc1_1·(clk_5+clk_5)·slc1_2·(clk_5+clk_6)·slc1_3·(clk_6+clk_6)·slc1_4·(clk_6+clk_7)clk4＝slc1_1·(clk_8+clk_9)·slc1_2·(clk_8+clk_8)·slc1_3·(clk_7+clk_8)·slc1_4·(clk_7+clk_7)clk5＝slc1_1·(clk_9+clk_9)·slc1_2·(clk_9+clk_10)·slc1_3·(clk_10+clk_10)·slc1_4·(clk_10+clk_11)clk6＝slc1_1·(clk_12+clk_13)·slc1_2·(clk_12+clk_12)·slc1_3·(clk_11+clk_12)·slc1_4·(clk_11+clk_11)clk7＝slc1_1·(clk_13+clk_13)·slc1_2·(clk_13+clk_14)·slc1_3·(clk_14+clk_14)·slc1_4·(clk_14+clk_15)clk8＝slc1_1·(clk_1+clk_16)·slc1_2·(clk_16+clk_16)·slc1_3·(clk_15+clk_16)·slc1_4·(clk_15+clk_15)其中clk1，3，5，7按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的顺序，相位递增，步长为π/16；clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的顺序，相位递减，步长为π/16；这8相时钟信号由第二组相位选择信号slc2_j，j＝1，2，…，6进行选择得到恰当相位的正交时钟输出信号clcI和clkQ，其表达式为clkI＝slc2_5·(slc2_1·clk8+slc2_2·clk7+slc2_3·clk6+slc2_4·clk5)+slc2_6·(slc2_1·clk1+slc2_2·clk2+slc2_3·clk3+slc2_4·clk4)clkQ＝slc2_5·(slc2_1·clk6+slc2_2·clk5+slc2_3·clk4+slc2_4·clk3)+slc2_6·(slc2_1·clk7+slc2_2·clk8+slc2_3·clk1+slc2_4·clk2)当slc2_5信号有效时，输出时钟信号clkI的相位在π和2π之间，按照slc2_1、slc2_2、slc2_3、slc2_4的顺序依次有效，输出时钟clkI的相位递减，步长为π/4；slc2_6信号有效时，clkI的相位在0和π之间，按照slc2_1、slc2_2、slc2_3、slc2_4的顺序依次有效，输出时钟clkI的相位递增，步长为π/4。
这样就完成了正交时钟的生成工作，该对正交时钟在完成数据重定时的过程中，相位的调整步伐可以达到π/16，即数据周期的1/32，满足数据重定时的精度要求。该“相位插值-选择”电路的结构比现有技术大为简化，从而减小了电路复杂度，缓解了控制电路的压力，降低了电路功耗，提升了电路性能，保证了电路的可靠工作。
图1是基于相位选择和插值的时钟恢复系统框图；图2(A)、(B)分别是模拟正交相位插值的示意图和象限转移时的相位不连续性示意图；图3是本发明的方案模块图；图4是本发明的电路原理图；图5是一组“相位插值兼选择”电路的原理图(即图4中的U1)；图6是“相位选择”电路的模块图(即图4中的U9)；图7是本发明应用于CDR电路中的实施框图。
具体实施例方式
下面结合附图具体介绍本发明所采用的技术方案和工作原理。
首先说明电路各模块的接口信号。本发明的电路原理图如图4所示，其输入输出接口说明如表1所示。图4中的相位插值兼选择电路U1～U8内部结构相同，如图5所示。为了得到上面的时钟表达式clk1～clk8，图5中把其接口信号替换成了该单元相应的输入输出信号。U1的接口信号及与图5中信号的对应关系如表2所示。图4中的相位选择电路U9的接口信号说明如表3所示。
表1，模块接口信号说明
表2，相位插值兼选择电路的接口信号说明
表3，相位选择电路的接口信号说明
参照图7，PLL/VCO环路输出的16相相位间隔π/8的参考时钟clk_i，i＝1，2，…，16送入“相位插值-选择”模块，在数字低通滤波器(LPF，LowPass Filter)对鉴相结果进行译码生成的相位选择信号控制下完成相位的插值和选择操作。这组相位选择信号就是图4所示模块图中的slc1_1、slc1_2、slc1_3、slc1_4、slc2_1、slc2_2、slc2_3、slc2_4、slc2_5、slc2_6。这里我们注意到有些进行插值的时钟是同一个时钟信号，这是为了使各种情况下输出时钟信号的延时相匹配。将这16相参考时钟进行相邻交叉重叠分组，时钟恢复电路利用每两个相邻(或相同)相位的时钟进行插值，从而得到32相标准参考时钟clk_mj，j＝1，2，…，32，此时得到的插值后时钟与其相邻时钟相位间隔为π/16，即所得到得32相时钟的相位间隔为π/16，时钟clk_i和clk_i+1进行插值后得到的时钟的相位可以表示为Pclk_i，i+1＝iπ/8-π/16。
参照图4、图5，各组相位插值兼选择电路的输出时钟信号clk1、clk2、clk3、clk4、clk5、clk6、clk7、clk8的表达式为clk1＝slc1_1·(clk_1+clk_1)·slc1_2·(clk_1+clk_2)·slc1_3·(clk_2+clk_2)·slc1_4·(clk_2+clk_3)clk2＝slc1_1·(clk_4+clk_5)·slc1_2·(clk_4+clk_4)·slc1_3·(clk_3+clk_4)·slc1_4·(clk_3+clk_3)clk3＝slc1_1·(clk_5+clk_5)·slc1_2·(clk_5+clk_6)·slc1_3·(clk_6+clk_6)·slc1_4·(clk_6+clk_7)clk4＝slc1_1·(clk_8+clk_9)·slc1_2·(clk_8+clk_8)·slc1_3·(clk_7+clk_8)·slc1_4·(clk_7+clk_7)clk5＝slc1_1·(clk_9+clk_9)·slc1_2·(clk_9+clk_10)·slc1_3·(clk_10+clk_10)·slc1_4·(clk_10+clk_11)clk6＝slc1_1·(clk_12+clk_13)·slc1_2·(clk_12+clk_12)·slc1_3·(clk_11+clk_12)·slc1_4·(clk_11+clk_11)clk7＝slc1_1·(clk_13+clk_13)·slc1_2·(clk_13+clk_14)·slc1_3·(clk_14+clk_14)·slc1_4·(clk_14+clk_15)clk8＝slc1_1·(clk_1+clk_16)·slc1_2·(clk_16+clk_16)·slc1_3·(clk_15+clk_16)·slc1_4·(clk_15+clk_15)在相位选择信号slc1_1、slc1_2、slc1_3、slc1_4的控制下，输出时钟信号clk1～clk8的相位关系如表4所示。
表4时钟信号clk1～clk8在第一组选择信号有效情况下的相位关系。
根据上表可以看出，进行相位插值及第一次相位选择后的结果与预期目标一致clk1，3，5，7和clk2，4，6，8的相邻相位间隔为π/2，具有不同相位的正交参考时钟已经生成，其中clk1，3，5，7按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的顺序相位递增，步长为π/16；clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的顺序相位递减，步长为π/16。但是选择哪一对正交时钟对输入的数据进行重定时，需要第二组选择信号slc2_j，j＝1，2，…，6，对已经产生的正交时钟进行选择。参照图6，输出时钟clkI和clkQ的表达式为clkI＝slc2_5·(slc2_1·clk8+slc2_2·clk7+slc2_3·clk6+slc2_4·clk5)+slc2_6·(slc2_1·clk1+slc2_2·clk2+slc2_3·clk3+slc2_4·clk4)clkQ＝slc2_5·(slc2_1·clk6+slc2_2·clk5+slc2_3·clk4+slc2_4·clk3)+slc2_6·(slc2_1·clk7+slc2_2·clk8+slc2_3·clk1+slc2_4·clk2)其中slc2_5信号有效时，clkI的相位在π和2π之间，按照slc2_1、slc2_2、slc2_3、slc2_4的顺序依次有效，输出时钟clkI的相位递减，步长为π/4；slc2_6信号有效时，clkI的相位在0和π之间，按照slc2_1、slc2_2、slc2_3、slc2_4的顺序依次有效，输出时钟clkI的相位递增，步长为π/4。表5是相应的选择结果。对照表4可得最终选择输出的时钟信号clkI和clkQ对应的时钟彼此正交。
表5在相位选择信号slc2_j作用下的输出时钟信号
本发明已经在“2.5Gbps高速串行收发器芯片”的设计中加以采用，利用Cadence的验证工具进行了验证，结果表明该电路的功能满足预期目标，可以可靠工作，实现了发明目的。
权利要求
1.一种用于G比特级高速串行收发器中的接收端完成时钟数据恢复时所需要的多相正交时钟产生电路，包括八个相位插值兼选择电路、一个相位选择电路；其特征在于利用输入的16相相位间隔为π/8的参考时钟通过相邻交叉重叠分为8组进行相位插值，生成32相相位间隔为π/16的时钟并通过控制信号slc1_i，i＝1，2，3，4进行第一次相位选择，产生8相两组、组内相位间隔为π/2，即正交的时钟，这8相时钟的表达式为clk1＝slc1_1·(clk_1+clk_1)·slc1_2·(clk_1+clk_2)·slc1_3·(clk_2+clk_2)·slc1_4·(clk_2+clk_3)clk2＝slc1_1·(clk_4+clk_5)·slc1_2·(clk_4+clk_4)·slc1_3·(clk_3+clk_4)·slc1_4·(clk_3+clk_3)clk3＝slc1_1·(clk_5+clk_5)·slc1_2·(clk_5+clk_6)·slc1_3·(clk_6+clk_6)·slc1_4·(clk_6+clk_7)clk4＝slc1_1·(clk_8+clk_9)·slc1_2·(clk_8+clk_8)·slc1_3·(clk_7+clk_8)·slc1_4·(clk_7+clk_7)clk5＝slc1_1·(clk_9+clk_9)·slc1_2·(clk_9+clk_10)·slc1_3·(clk_10+clk_10)·slc1_4·(clk_10+clk_11)clk6＝slc1_1·(clk_12+clk_13)·slc1_2·(clk_12+clk_12)·slc1_3·(clk_11+clk_12)·slc1_4·(clk_11+clk_11)clk7＝slc1_1·(clk_13+clk_13)·slc1_2·(clk 13+clk 14)·slc1_3·(clk_14+clk_14)·slc1_4·(clk_14+clk_15)clk8＝slc1_1·(clk_1+clk_16)·slc1_2·(clk_16+clk_16)·slc1_3·(clk_15+clk_16)·slc1_4·(clk_15+clk_15)其中clk1，3，5，7按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的顺序，相位递增，步长为π/16；clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的顺序，相位递减，步长为π/16；这8相时钟信号由第二组相位选择信号slc2_j，j＝1，2，…，6进行选择得到恰当相位的正交时钟输出信号clkI和clkQ，其表达式为clkI＝slc2_5·(slc2_1·clk8+slc2_2·clk7+slc2_3·clk6+slc2_4·clk5)+slc2_6·(slc2_1·clk1+slc2_2·clk2+slc2_3·clk3+slc2_4·clk4)clkQ＝slc2_5·(slc2_1·clk6+slc2_2·clk5+slc2_3·clk4+slc2_4·clk3)+slc2_6·(slc2_1·clk7+slc2_2·clk8+slc2_3·clk1+slc2_4·clk2)当slc25信号有效时，输出时钟信号clkI的相位在π和2π之间，按照slc2_1、slc2_2、slc2_3、slc2_4的顺序依次有效，输出时钟clkI的相位递减，步长为π/4；当slc2_6信号有效时，clkI的相位在0和π之间，按照slc2_1、slc2_2、slc2_3、slc2_4的顺序依次有效，输出时钟clkI的相位递增，步长为π/4。
全文摘要
一种用于高速收发器接收端的完成时钟数据恢复的多相正交时钟产生电路，包括八个相位插值兼选择电路、一个相位选择电路。相位插值兼选择电路将PLL/VCO输出的16相相位间隔π/8的参考时钟分为8组进行相位插值，生成32相相位间隔π/16的时钟并通过控制信号slc1_i，i＝1，2，3，4进行相位选择，产生8相两组、组内相位间隔为π/2的时钟，其中clk1，3，5，7、clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的顺序相位分别递增、递减，步长为π/16。相位选择电路在控制信号slc2_j，j＝1，2，L，6的作用下从多相正交时钟中选择恰当的相位slc2_5有效时，输出时钟信号clkI的相位介于π～2π，按照slc2_1、slc2_2、slc2_3、slc2_4依次有效的顺序相位递减，步长为π/4；slc2_6有效时，clkI的相位介于0～π，按照slc2_1、slc2_2、slc2_3、slc2_4依次有效的顺序相位递增，步长为π/4。该电路结构简单，功耗较小，性能较高，工作可靠。
文档编号H04L7/04GK1897583SQ20061004301
公开日2007年1月17日 申请日期2006年6月23日 优先权日2006年6月23日
发明者曾泽沧, 蒋林, 刘钊远, 邓军勇, 胡滨 申请人:西安邮电学院