一种用于可编程逻辑器件的缓冲电路的制作方法

本发明涉及集成电路设计领域，尤其涉及一种用于可编程逻辑器件的缓冲电路。

背景技术：

针对输入、输出缓冲电路，现有技术采用CMOS互补推拉式结构，即通过PMOS将PAD电压上拉，NMOS将PAD电压下拉，在这两个工作阶段，晶体管工作在线性区，可近似等效为电阻ROP与RON,于是该驱动电路的输出电阻为：ROP//RON,设计时需要ROP＝RON以使PAD电压的翻转时间趋向相等；同时使驱动电阻输出电阴与片外传输线特性阻抗匹配，以最小化信号反射。

随着数据传输速率的提高，对于驱动电路的输出电阻有更为严苛的要求，如对于DDR3(Double-Data-Rate Three Synchronous Dynamic Random Access Memory，第三代双倍数据率同步动态随机存取存储器)应用，标准规定的输出电阻需要在VPAD＝VDDIO/2时为34Ω或40Ω,且精度为10％以内，由于存在PVT(工艺、电压、温度)偏差，单纯的推拉式结构在不同工艺角下ROP与RON存在约20％的差异，且随着工作中温度、电压等不同，这一差异将更显著，从而影响输出质量。

基于以上，校准(Calibration)技术成为高速IO(输入输出)电路的必要选择，通过数字调节位将缓冲的输出电阻在校准点调节至期望的合适值。

传统的校准方法分为模拟与数字校准，模拟方式的校准存在受工艺、电压、温度大，可移植性差，设计复杂的缺点；数字校准克服了模拟校准的弊端，但需要消耗2个IO接参考电阻，这无疑增加了引脚资源成本。

技术实现要素：

本发明提供了一种用于可编程逻辑器件的缓冲电路，以解决现有缓冲电路需要占用两个IO引脚接参考电阻的问题。

本发明提供了一种用于可编程逻辑器件的缓冲电路，包括：第一输入/输出电路及第二输入/输出电路，第一输入/输出电路及第二输入/输出电路连接逻辑器；第一输入/输出电路包括依次连接的第一驱动电路、第一片上阻抗阵列及第一比较器，第一输入/输出电路的引脚连接参考电阻；第二输入/输出电路包括依次连接的第二驱动电路、第二片上阻抗阵列及第二比较器；逻辑器用于采用逐次逼近算法根据第一比较器的比较结果，调节第一驱动电路的上拉部分电阻及下拉部分电阻，直至第一驱动电路的上拉部分电阻及下拉部分电阻等于参考电阻，确定驱动电路控制参数，根据驱动电路控制参数控制第二驱动电路的上拉部分电阻及下拉部分电阻。

进一步的，逻辑器用于根据第一比较器在设备上电配置完成后的比较结果，调节第一驱动电路、第一片上阻抗阵列，控制第二驱动电路、第二片上阻抗阵列。

进一步的，逻辑器用于根据第一比较器在设备运行时的比较结果，调节第一驱动电路、第一片上阻抗阵列，根据第二比较器在设备运行时的比较结果，调节第二驱动电路、第二片上阻抗阵列。

进一步的，逻辑器还用于采用逐次逼近算法根据第一比较器的比较结果，调节第一片上阻抗阵列的端接电阻，直至第一片上阻抗阵列的端接电阻满足要求，确定片上阻抗阵列控制参数，根据片上阻抗阵列控制第二片上阻抗阵列。

进一步的，第一片上阻抗阵列与第二片上阻抗阵列包括多个并联的、结构相同的分支阻抗，逻辑器用于控制第一片上阻抗阵列与第二片上阻抗阵列中接入电路的分支阻抗的数量，调节第一片上阻抗阵列与第二片上阻抗阵列的端接电阻。

进一步的，逻辑器还用于根据电平标准，计算单个分支阻抗的标准阻值及分支阻抗的数量，根据单个分支阻抗的标准阻值对分支阻抗进行校准。

进一步的，分支阻抗包括上拉部分及下拉部分，分支阻抗的上拉部分及下拉部分均包括一个主晶体管、伺服晶体管阵列、及多晶电阻，主晶体管与伺服晶体管阵列并联后，连接多晶电阻，分支阻抗的上拉部分及下拉部分的多晶电阻对接。

进一步的，第一驱动电路与第二驱动电路均包括上拉部分及下拉部分，第一驱动电路与第二驱动电路均的上拉部分及下拉部分均包括主晶体管、伺服晶体管阵列、及阻挡电阻；伺服晶体管阵列包括多个伺服晶体管，各伺服晶体管分别对应一个阻挡电阻，伺服晶体管通过对应的阻挡电阻后，与主晶体管并联。

进一步的，主晶体管的输出电阻略大于目标校准值，伺服晶体管的等效电阻大于主晶体管的输出电阻。

进一步的，阻挡电阻为多晶硅电阻。

本发明的有益效果：

本发明提供了一种新型的缓冲电路，基于逻辑器采用逐次逼近算法根据第一比较器的比较结果，调节第一驱动电路的上拉部分电阻及下拉部分电阻，直至第一驱动电路的上拉部分电阻及下拉部分电阻等于参考电阻，确定驱动电路控制参数，根据驱动电路控制参数控制第二驱动电路的上拉部分电阻及下拉部分电阻，实现了只占用一个IO引脚作为参考即可实现4个电阻的调整，节省资源，并且逻辑器基于逐次逼近算法进行条件，实现了高噪声抑制。

附图说明

图1为本发明第一实施例提供的缓冲电路的结构示意图；

图2为本发明第二实施例提供的缓冲电路的电路示意图；

图3为本发明第二实施例提供的驱动电路的电路示意图；

图4为本发明第二实施例提供的片上阻抗阵列的电路示意图；

图5为本发明第二实施例提供的逻辑器调节方法的流程图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做输出进一步的诠释说明。

第一实施例：

图1为本发明第一实施例提供的缓冲电路的结构示意图，由图1可知，在本实施例中，本发明提供的缓冲电路包括：第一输入/输出电路11及第二输入/输出电路12、逻辑器13、参考电阻14，第一输入/输出电路11及第二输入/输出电路12连接逻辑器13；第一输入/输出电路包括依次连接的第一驱动电路、第一片上阻抗阵列及第一比较器，第一输入/输出电路的引脚连接参考电阻14；第二输入/输出电路包括依次连接的第二驱动电路、第二片上阻抗阵列及第二比较器；逻辑器14用于采用逐次逼近算法根据第一比较器的比较结果，调节第一驱动电路11的上拉部分电阻及下拉部分电阻，直至第一驱动电路的上拉部分电阻及下拉部分电阻等于参考电阻14，确定驱动电路控制参数，根据驱动电路控制参数控制第二驱动电路12的上拉部分电阻及下拉部分电阻。

在一些实施例中，上述实施例中的逻辑器用于根据第一比较器在设备上电配置完成后的比较结果，调节第一驱动电路、第一片上阻抗阵列，控制第二驱动电路、第二片上阻抗阵列。

在一些实施例中，上述实施例中的逻辑器用于根据第一比较器在设备运行时的比较结果，调节第一驱动电路、第一片上阻抗阵列，根据第二比较器在设备运行时的比较结果，调节第二驱动电路、第二片上阻抗阵列。

在一些实施例中，上述实施例中的逻辑器还用于采用逐次逼近算法根据第一比较器的比较结果，调节第一片上阻抗阵列的端接电阻，直至第一片上阻抗阵列的端接电阻满足要求，确定片上阻抗阵列控制参数，根据片上阻抗阵列控制第二片上阻抗阵列。

在一些实施例中，上述实施例中的第一片上阻抗阵列与第二片上阻抗阵列包括多个并联的、结构相同的分支阻抗，逻辑器用于控制第一片上阻抗阵列与第二片上阻抗阵列中接入电路的分支阻抗的数量，调节第一片上阻抗阵列与第二片上阻抗阵列的端接电阻。

在一些实施例中，上述实施例中的逻辑器还用于根据电平标准，计算单个分支阻抗的标准阻值及分支阻抗的数量，根据单个分支阻抗的标准阻值对分支阻抗进行校准。

在一些实施例中，上述实施例中的分支阻抗包括上拉部分及下拉部分，分支阻抗的上拉部分及下拉部分均包括一个主晶体管、伺服晶体管阵列、及多晶电阻，主晶体管与伺服晶体管阵列并联后，连接多晶电阻，分支阻抗的上拉部分及下拉部分的多晶电阻对接。

在一些实施例中，上述实施例中的第一驱动电路与第二驱动电路均包括上拉部分及下拉部分，第一驱动电路与第二驱动电路均的上拉部分及下拉部分均包括主晶体管、伺服晶体管阵列、及阻挡电阻；伺服晶体管阵列包括多个伺服晶体管，各伺服晶体管分别对应一个阻挡电阻，伺服晶体管通过对应的阻挡电阻后，与主晶体管并联。

在一些实施例中，上述实施例中的主晶体管的输出电阻略大于目标校准值，伺服晶体管的等效电阻大于主晶体管的输出电阻。

在一些实施例中，上述实施例中的阻挡电阻为多晶硅电阻。

第二实施例：

现结合具体应用场景对本发明做进一步的诠释说明。

本实施例提出的一种用于FPGA(Field-Programmable GateArray，现场可编程门阵列)的支持多电平标准数字校准输出电阻与片上终端电阻电路，可同时应用于FPGA不同IO配置情形。基于数字调节，可使设计简单，同时提升可靠性。此外，只占用一个IO引脚作为参考，节省资源；最后，静态与动态同时校准的特性，扩展了应用范围与校准效果。

具体的，如图2所示，该缓冲电路使用两个相邻IO(11、12)进行校准，只需其中一个IO(图2以IO11为列)的引脚PAD接精度为1％的参考电阻REF(14)，作为基准。每一个IO由新型的主从式驱动电路(图2中111及121所示)、新型片上阻抗阵列(图2中112及122所示)以及比较器(图2中113及123所示)组成。

校准分为初始化静态校准与工作时动态校准两种模式，具体而言，对于FPGA,芯片上电配置完成后，内部将产生一个配置完成信号，作为校准逻辑器(13)的请求信号，从而触发校准过程。校准逻辑器(13)采样比较器的结果，作为调节驱动电路输出电阻的数字位M[9:0]与调节片上阻抗的数字位T[9:0]的依据。静态校准过程中数字逻辑采用新型的逐次逼近算法，可以实现高噪声抑制从而提升精度。在工作过程中，需要实时调整数字码从而响应温度、电压等引起的电阻偏移，此时校准逻辑将监测这一变化，在偏移到达一定程度时即时调整数字码，从而实现动态校准。

本实施例与业界一些采用两个IO外接电阻的方案相比，只需要消耗一个IO，节省了芯片管脚资源；基于新型的主从式驱动电路、新型片上阻抗阵列，采用高噪声抑制的逐次逼近数字算法，可实现静态与动态校准，提升精度与校准效果。

图3是新型的主从式驱动电路，它由上拉[20]、下拉[21]两个部分构成，分别包含主晶体管[22]、阻挡电阻[23]与伺服晶体管阵列[24]。其中主晶体管的输出电阻略大于目标校准值，阻挡电阻的目的是隔离PAD与伺服晶体管，同时使其可不按ESD规则进行版图绘制，节约面积，此外，电阻的加入也使校准的电阻线性度有一定提升。尺寸较小的伺服管阵列受数字位控制，调节其与主晶体管并联数目，从而实现不同条件下上拉或下拉部分的等效电阻趋近目标值。由于伺服晶体管尺寸较小，使得其等效电阻远大于主晶体管，于是通过调节并联数目，可使二者等效电阻在主晶体管电阻以下变动，若尺寸选择合适，便能覆盖所有工艺角、电压、温度条件下趋近目标值。此外，阻挡电阻一般使用片上多晶硅电阻，其阻值受电压影响较小，这在一定程度上使驱动电路等效电阻的电压敏感性降低。

图4是构成片上阻抗(Termination)阵列的示意，与驱动电路近似，它由主晶体管[31]，伺服晶体管阵列[32]与多晶电阻[33]构成。考虑到FPGA芯片同一个IO的应用涉及多种电平标准，于是要求实现不同片上端接阻抗值，如50/80/100/120/150等。此外，片上阻抗的精度通常不大于10％，温度敏感性与电压敏感性也有相应要求。在实际应用中，充分考量上述需求，首先，为满足不同阻抗值，采用可配置阵列，通过校准其中一支阻抗为1.2K,作为基准，再配置多个相同分支进行并联，例如当需要100欧姆时，配置12分支并联，依次类推。通过5位数字调节位控制开关管，实现精度与面积的折衷。此外，设计使多精硅电阻与晶体管电阻比例大于一定数值(与工艺相关)，使二者串联阻抗值前者占主导，可优化整体表现的电压与温度敏感性。

在实际应用中，结合图2进行描述本实施例的工作过程，由于IO内部有4个电阻需要校准至参考电阻REF,校准逻辑器LOGIC将按顺序进行：首先，考虑驱动电阻的上拉电阻ROP与REF串联，它们阻值相等时，中点电压应等于VREF＝VDDIO/2,若不相等，LOGIC对来自比较器的结果COMP1进行判定，调节控制ROP的数字码M[9:5],直到二者相等。当ROP校准至REF后，下一步使用第二个IO,固定校准的数字码M[9:5],同时LOGIC开始调整控制驱动电路中下拉部分电阻RON的数字码M[4:0],直到ROP＝RON.第三、四步分别进行端接电阻部分的调节，过程与前述类似，以确定数字码T[9:0].这样，利用一个PAD,两个IO，同时完成了驱动电阻与片上阻抗的校准，并且校准顺序可通过LOGIC实现用户定制。

如图5所示，本实施例提供的实现静态与动态调节的数字逻辑器调节方法包括：在初始化静态校准时，基于逐次逼近算法，并加入了对比较器结果进行累计投票，提升算法精度。在工作过程中，实时监测温度电压产生波动而导致的比较器结果变化，超过一定阈值后，对数字码进行微调，从而使对应电阻值响应温度或电压的波动。

综上可知，通过本发明的实施，至少存在以下有益效果：

本发明提供了一种新型的缓冲电路，基于逻辑器采用逐次逼近算法根据第一比较器的比较结果，调节第一驱动电路的上拉部分电阻及下拉部分电阻，直至第一驱动电路的上拉部分电阻及下拉部分电阻等于参考电阻，确定驱动电路控制参数，根据驱动电路控制参数控制第二驱动电路的上拉部分电阻及下拉部分电阻，实现了只占用一个IO引脚作为参考即可实现4个电阻的调整，节省资源，并且逻辑器基于逐次逼近算法进行条件，实现了高噪声抑制。

以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。