一种低敏感度衬底输入放大器的制作方法

本发明涉及电子电路领域，具体涉及一种具有抗电磁干扰性能的放大器。
背景技术：
：在穿戴式智能电子产品、生物医学微纳器件、植入式脑机交互微机系统中，低电压低功耗放大器是关键。为芯片长时间续航等要求，需要设计具有良好性能的低电压低功耗放大器。目前低电压放大器技术中，衬底输入技术由于其宽输入摆幅、适于在极低电压下工作等优点已被低电压设计广泛采用。但是，传统的衬底输入放大器中的衬底输入MOS晶体管的等效跨导通常比同等条件下栅驱动晶体管的跨导低得多，进而导致低截止频率、低DC增益、低信噪比等性能劣化。由于电磁敏感度高，在受到电磁干扰时，无法高效工作、甚至无法正常工作。技术实现要素：本申请公开一种低敏感度衬底输入放大器，解决现有衬底输入放大器存在的电磁性能缺陷。本申请实施例提供一种低敏感度衬底输入放大器，包含至少一个正反馈结构；所述正反馈结构包含第11晶体管、第12晶体管、第13晶体管、第21晶体管、第22晶体管和第23晶体管；所述第11晶体管、第12晶体管、第13晶体管、第21晶体管、第22晶体管和第23晶体管均为PMOS晶体管；所述第11晶体管、第12晶体管和第13晶体管的衬底相连，作为第一衬底端；所述第21晶体管、第22晶体管和第23晶体管的衬底相连，作为第二衬底端；所述第11晶体管、第12晶体管、第13晶体管、第21晶体管、第22晶体管、第23晶体管的源极相连，作为总源极端；所述第11晶体管的漏极、第12晶体管漏极、第12晶体管的栅极、第13晶体管的栅极、第21晶体管的栅极相连，作为第一栅极端；所述第21晶体管的漏极、第22晶体管漏极、第22晶体管的栅极、第23晶体管的栅极、第11晶体管的栅极相连，作为第二栅极端；所述第13晶体管的漏极为第一漏极端；所述第23晶体管的漏极为第二漏极端。作为本发明进一步优化的实施例，所述低敏感度衬底输入放大器包含改进正反馈结构，所述改进正反馈结构包含一滤波电路和第一个所述正反馈结构(简称第一正反馈结构)；所述滤波电路包含第一电阻、第二电阻、第一电容、第二电容、第一衬源电容和第二衬源电容；所述第一电阻一端接差分信号正输入端，另一端接第一正反馈结构第一衬底端；所述第一电容正极接第一正反馈结构第一衬底端，负极接地；所述第一衬源电容一端接所述总源极端，另一端接第一正反馈结构第一衬底端；所述第二电阻一端接差分信号负输入端，另一端接第一正反馈结构第二衬底端；所述第二电容正极接第一正反馈结构第二衬底端，负极接地；所述第二衬源电容一端接所述总源极端，另一端接第一正反馈结构第二衬底端。优选地，所述第一电阻和所述第二电阻的值为500kΩ；所述第一电容和第二电容的值为200fF；所述第一衬源电容和所述第二衬源电容的值为3pF。作为本发明进一步优化的实施例，所述低敏感度衬底输入放大器包含所述改进正反馈结构、还包含第二个所述正反馈结构(简称第二正反馈结构)；所述第一正反馈结构的第一漏极端和第二正反馈结构的第一漏极端相连；所述第一正反馈结构的第二漏极端和第二正反馈结构的第二漏极端相连；所述第一正反馈结构的第一栅极端和第二正反馈结构的第一栅极端相连；所述第一正反馈结构的第二栅极端和第二正反馈结构的第二栅极端相连；所述差分信号正输入端接第二正反馈结构的第一衬底端；所述差分信号负输入端接第二正反馈结构的第二衬底端。在本发明进一步优化的实施例中，还包含偏置电路；所述偏置电路包含第6晶体管、第14晶体管、第24晶体管；所述第6晶体管为PMOS晶体管；所述第14晶体管和第24晶体管为NMOS晶体管；所述第6晶体管的源极接工作电压，栅极接上偏置电压，漏极与所述总源极端相连；所述第14晶体管的源极接地，栅极接下偏置电压，漏极接所述第一栅极端；所述的第24晶体管的源极接地，栅极接下偏置电压，漏极接所述第二栅极端。作为本发明进一步优化的实施例，还包含对称输出级电路；所述对称输出级电路包含第31晶体管、第32晶体管、第41晶体管、第42晶体管；所述第41晶体管、第42晶体管为PMOS晶体管；所述第31晶体管、第32晶体管为NMOS晶体管；所述第31晶体管的漏极接所述第41晶体管的漏极，栅极接所述第一漏极端，源极接地；所述第32晶体管的漏极接所述第42晶体管的漏极，栅极接所述第二漏极端，源极接地；所述第41晶体管的栅极与漏极相连，源极接工作电压；所述第42晶体管的栅极与所述第41晶体管的栅极相连，源极接工作电压；所述第32晶体管的漏极用作输出电压端VO。作为本发明进一步优化的实施例，还包含有源负载电路；所述有源负载电路包含第15晶体管、第25晶体管；所述第15晶体管、第25晶体管为NMOS晶体管；所述第15晶体管的栅极与漏极相连、并且接所述第一漏极端，源极接地；所述第25晶体管的栅极与漏极相连、并且接所述第二漏极端，源极接地。作为本发明进一步优化的实施例，所述偏置电路进一步包含第7晶体管、第8晶体管、第9晶体管、第10晶体管、第5晶体管、电流源；所述第7晶体管、第9晶体管、第10晶体管为PMOS晶体管；所述第8晶体管、第5晶体管为NMOS晶体管；所述第6晶体管的源极接工作电压，漏极接所述总源极端；所述第7晶体管源极接所述总源极端，栅极接第9晶体管的漏极，漏极接第8晶体管的漏极；所述第8晶体管的源极接地，栅极接第10晶体管的栅极；所述第9晶体管的源极接工作电压，栅极与自身的漏极相连；所述第10晶体管的源极接地，栅极与第5晶体管相连，漏极连接第9晶体管的漏极。所述第5晶体管的栅极与漏极相连，源极接地；所述电流源正极接工作电压，负极接第5晶体管的漏极；所述第7晶体管的漏极电压，用作所述上偏置电压；所述第5晶体管的栅极电压，用作所述下偏置电压。本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：本发明提出的放大器是具有抗电磁干扰能力的低电压场效应管放大器，改进了原放大器，用正反馈结构提高了等效跨导，在提高电路直流性能的同时，电路的信噪比及截止频率也得到提高，抗电磁干扰(EMI)能力增强；由于放大器采用对称的输出结构，使得电路的整体拓扑结构高度对称，实现了高度对称的转换速率，全面提高电路的抗EMI性能。附图说明此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：图1是传统的衬底输入放大器结构图；图2是本发明的带有正反馈结构的衬底输入放大器结构图；图3是本发明的带有正反馈结构和滤波电路的衬底输入放大器结构图；图4是本发明的带有正反馈结构和滤波电路和双输入级衬底输入放大器结构图；图5是本发明的低敏感度衬底输入放大器的幅频特性图；图6是本发明的低敏感度衬底输入放大器的DC转移特性曲线图；图7是本发明的低敏感度衬底输入放大器的大信号时域响应仿真结果图；图8是本发明的低敏感度衬底输入放大器的输入等效失调电压仿真结果图；图9是本发明的低敏感度衬底输入放大器的输出频谱密度(PSD)的仿真结果图。具体实施方式为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。本发明针对现有衬底输入放大器存在的一些电磁性能缺陷，提出了一种低敏感度衬底输入放大器。该结构采用正反馈结构提高衬底输入级的等效输入跨导，通过输入分压结构改善衬底输入结构的直流特性非线性，采用双输入级结构保证整体放大器良好的交流特性，对称的拓扑结构保证了电路的高度对称性，实现了对称的转换速率。以下结合附图，详细说明本申请各实施例提供的技术方案。图1是传统的衬底输入放大器结构图，包括第1晶体管M1、第2晶体管M2作为主放大器件，第3晶体管M3作为有源负载；第41晶体管M41和第42晶体管M42作为对称输出级器件；Vin+和Vin-分别为差分信号正输入端和差分信号负输入端；Vo为信号输出端；IB是用于在第6晶体管M6产生偏置的电流源；工作电压为VDD，电路接地为Vss。传统的衬底输入放大器中的衬底输入MOS晶体管的等效跨导(gmb)通常比同等条件下栅驱动晶体管的跨导(gm)低得多(例如1/5～1/2gmb)，进而导致低截止频率、低直流增益、低信噪比及其他有限性能，从而导致较高的电磁敏感度，在电路受到电磁干扰时，电路将无法正常工作或者无法高效的工作。图2是本发明的带有正反馈结构的衬底输入放大器结构图。低敏感度衬底输入放大器，包含至少一个正反馈结构；所述正反馈结构包含第11晶体管M11、第21晶体管M21、第12晶体管M12、第22晶体管M22、第13晶体管M13和第23晶体管M23；所述第11晶体管、第12晶体管、第13晶体管、第21晶体管、第22晶体管和第23晶体管均为PMOS晶体管；所述第11晶体管、第12晶体管和第13晶体管的衬底相连，作为第一衬底端；所述第21晶体管、第22晶体管和第23晶体管的衬底相连，作为第二衬底端；所述第11晶体管、第12晶体管、第13晶体管、第21晶体管、第22晶体管、第23晶体管的源极相连，作为总源极端；所述第11晶体管的漏极、第12晶体管漏极、第12晶体管的栅极、第13晶体管的栅极、第21晶体管的栅极相连，作为第一栅极端；所述第21晶体管的漏极、第22晶体管漏极、第22晶体管的栅极、第23晶体管的栅极、第11晶体管的栅极相连，作为第二栅极端；所述第13晶体管的漏极为第一漏极端；所述第23晶体管的漏极为第二漏极端。用于实现放大时，差分信号正输入端Vin+接所述正反馈结构的第一衬底端；差分信号负输入端Vin-接所述正反馈结构的第二衬底端。需要说明的是，本实施例实现正反馈的原理。第12晶体管的漏极电压反馈到第21晶体管的栅极，第22晶体管的漏极电压反馈到第11晶体管的栅极以改变第11晶体管和第21晶体管的漏极电流，实现等效输入跨导提高。根据小信号等效模型分析，等效跨导满足：其中，gm1为第11晶体管(或第21晶体管)的栅跨导，gmb1为第11晶体管(或第21晶体管)的体跨导，gm2为第12晶体管(或第22晶体管)的栅跨导，gmb2为第12晶体管(或第22晶体管)的体跨导，若第12晶体管M12与第11晶体管M11的栅跨导之比N，即则也就是说电路的等效输入跨导可提高为原来的倍。等效跨导的提高可以提高电路的直流性能、信噪比及截止频率，故抗EMI能力增强。此外，等效跨导的提高，也在一定程度上降低了传输函数的模值，进一步增强整体放大器的电磁兼容性能。需要注意的是，由于器件不匹配、制程变异及温度变化都会造成N值偏移，当N接近于1时，过强的正反馈会引起电路不稳定，因此，需要适当选取反馈强度保证电路稳定性。本实施例取N等于5/4，可将跨导提高约10倍，且不影响电路的稳定性。在本发明进一步优化的实施例中，还包含偏置电路；所述偏置电路包含第6晶体管M6、第14晶体管M14、第24晶体管M24；所述第6晶体管为PMOS晶体管；所述第14晶体管和第24晶体管为NMOS晶体管；所述第6晶体管的源极接工作电压VDD，栅极接上偏置电压Vb0，漏极与所述总源极端相连；所述第14晶体管的源极接地VSS，栅极接下偏置电压Vb，漏极接所述第一栅极端；所述的第24晶体管的源极接地，栅极接下偏置电压，漏极接所述第二栅极端。作为本发明进一步优化的实施例，还包含对称输出级电路；所述对称输出级电路包含第31晶体管M31、第32晶体管M32、第41晶体管M41、第42晶体管M42；所述第41晶体管、第42晶体管为PMOS晶体管；所述第31晶体管、第32晶体管为NMOS晶体管；所述第31晶体管的漏极接所述第41晶体管的漏极，栅极接所述第一漏极端，源极接地；所述第32晶体管的漏极接所述第42晶体管的漏极，栅极接所述第二漏极端，源极接地；所述第41晶体管的栅极与漏极相连，源极接工作电压；所述第42晶体管的栅极与所述第41晶体管的栅极相连，源极接工作电压；所述第32晶体管的漏极用作输出电压端。作为本发明进一步优化的实施例，还包含有源负载电路；所述有源负载电路包含第15晶体管M15、第25晶体管M25；所述第15晶体管、第25晶体管为NMOS晶体管；所述第15晶体管的栅极与漏极相连、并且接所述第一漏极端，源极接地；所述第25晶体管的栅极与漏极相连、并且接所述第二漏极端，源极接地。图3是本发明带有正反馈结构和滤波电路的衬底输入放大器结构图。作为本发明进一步优化的实施例，所述低敏感度衬底输入放大器包含改进正反馈结构，所述改进正反馈结构包含一滤波电路和第一个所述正反馈结构(简称第一正反馈结构)；所述第一正反馈结构即如图2所示正反馈结构；所述滤波电路包含第一电阻R1、第二电阻R2、第一电容C1、第二电容C1、第一衬源电容Cbs1和第二衬源电容Cbs2；所述第一电阻一端接差分信号正输入端Vin+，另一端接第一正反馈结构第一衬底端；所述第一电容正极接第一正反馈结构第一衬底端，负极接地；所述第一衬源电容一端接所述总源极端，另一端接第一正反馈结构第一衬底端；所述第二电阻一端接差分信号负输入端Vin-，另一端接第一正反馈结构第二衬底端；所述第二电容正极接第一正反馈结构第二衬底端，负极接地；所述第二衬源电容一端接所述总源极端，另一端接第一正反馈结构第二衬底端。需要说明的是，连接在差分输入端的第一电阻、第二电阻可降低直接加在输入对的寄生衬源三极管上的偏置电压，适当选择第一电阻和第二电阻的阻值可保证寄生三极管始终维持反偏状态，不受衬底输入电压的影响，进而修正放大器直流特性的非线性，提高其抗电磁干扰能力。同时，第一电阻、第二电阻和电路等效输入电容Cin构成低通滤波结构，可有效抑制高频电磁干扰的影响。另外，采用输入电压降电容，指的是前述第一衬源电容Cbs1、第二衬源电容Cbs2，可降低寄生电容引起的失调电压，提高电路在整个频带的电磁兼容性能。优选地，所述第一电阻和所述第二电阻的值为500kΩ；所述第一电容和第二电容的值为200fF；所述第一衬源电容和所述第二衬源电容的值为3pF。作为进一步优化的实施例，在图3所述实施例中，包含图2实施例所述的有源负载电路、对称输出级电路、偏置电路。具体结构不再累述。图4是本发明带有正反馈结构和滤波电路和双输入级的衬底输入放大器结构图。需要说明，采用正反馈结构和滤波电路后，放大器的失调电压相比于现有衬底输入结构大大降低。但是，由于阻值较大的电阻和电容器件的采用，放大器的某些交流特性被削弱，如：相位裕度及增益带宽积。相位裕度不足使电路在瞬态电磁干扰扰动下产生电压抖动或尖峰，由于电路模块间的传导及耦合，其将对电路本身及后级电路的工作产生严重影响，限制整体电路或系统的电磁兼容性能。若在上述电路结构中采取如密勒补偿等额外的补偿措施，一方面会在很大程度上增加面积及功率消耗，另一方面可能会造成电路的不对称性及非线性，进而引发相应电磁敏感问题。因此，为保证整体放大器良好的交流特性，可以采取双输入级结构实现高电磁兼容性。作为本发明进一步优化的实施例，所述低敏感度衬底输入放大器包含所述改进正反馈结构、还包含第二个所述正反馈结构(简称第二正反馈结构)；所述第二正反馈结构仍是如图2所示的正反馈结构；另一实施例所述改进正反馈结构包含第一正反馈结构；用于本实施例中，所述第一正反馈结构的第一漏极端和第二正反馈结构的第一漏极端相连；所述第一正反馈结构的第二漏极端和第二正反馈结构的第二漏极端相连；所述第一正反馈结构的第一栅极端和第二正反馈结构的第一栅极端相连；所述第一正反馈结构的第二栅极端和第二正反馈结构的第二栅极端相连；所述差分信号正输入端接第二正反馈结构的第一衬底端；所述差分信号负输入端接第二正反馈结构的第二衬底端。在本实施例中，所述第一正反馈结构用作次输入级；所述第二正反馈结构用作主输入级，形成了双输入级结构。在图4中，所述次输入级如图2所示实施例，这里不再赘述；由于所述第一正反馈结构和所述第二正反馈结构原理相同，为了将主输入级元件和次输入级元件相区分，说明如下：所述用作主输入级的第二正反馈结构包含第11*晶体管M11*、第21*晶体管M21*、第12*晶体管M12*、第22*晶体管M22*、第13*晶体管M13*和第23*晶体管M23*；所述第11*晶体管、第12*晶体管、第13*晶体管、第21*晶体管、第22*晶体管和第23*晶体管均为PMOS晶体管；所述第11*晶体管、第12*晶体管和第13*晶体管的衬底相连，作为第二正反馈结构的第一衬底端；所述第21*晶体管、第22*晶体管和第23*晶体管的衬底相连，作为第二正反馈结构的第二衬底端；所述第11*晶体管、第12*晶体管、第13*晶体管、第21*晶体管、第22*晶体管、第23*晶体管的源极相连，作为第二正反馈结构的总源极端；所述第11*晶体管的漏极、第12*晶体管漏极、第12*晶体管的栅极、第13*晶体管的栅极、第21*晶体管的栅极相连，作为第二正反馈结构的第一栅极端；所述第21*晶体管的漏极、第22*晶体管漏极、第22*晶体管的栅极、第23*晶体管的栅极、第11*晶体管的栅极相连，作为第二正反馈结构的第二栅极端；所述第13*晶体管的漏极为第二正反馈结构的第一漏极端；所述第23*晶体管的漏极为第二正反馈结构的第二漏极端。作为进一步优化的实施例，在图4所述实施例中，包含图2实施例所述的有源负载电路、对称输出级电路、偏置电路。下面逐一说明。作为本发明的一般实施例，在图4所述实施例中，当所述第一正反馈结构和第二正反馈结构的共用一有源负载电路时，所述有源负载电路包含第15晶体管M15、第25晶体管M25；所述第15晶体管、第25晶体管为NMOS晶体管；所述第15晶体管的栅极与漏极相连、并且接所述第一正反馈结构和第二正反馈结构的第一漏极端，源极接地；所述第25晶体管的栅极与漏极相连、并且接所述第一正反馈结构和第二正反馈结构的第二漏极端，源极接地。作为本发明进一步优化的实施例，在图4所述实施例中，当所述第一正反馈结构和第二正反馈结构分别连接有源负载电路时，所述有源负载电路包含第一有源负载电路和第二有源负载电路。所述第一有源负载电路包含第15晶体管M15、第25晶体管M25；所述第15晶体管、第25晶体管为NMOS晶体管；所述第15晶体管的栅极与漏极相连、并且接所述第一正反馈结构的第一漏极端，源极接地；所述第25晶体管的栅极与漏极相连、并且接所述第一正反馈结构的第二漏极端，源极接地。所述第二有源负载电路包含第15*晶体管M15*、第25*晶体管M25*；所述第15*晶体管、第25*晶体管为NMOS晶体管；所述第15*晶体管的栅极与漏极相连、并且接所述第二正反馈结构的第一漏极端，源极接地；所述第25*晶体管的栅极与漏极相连、并且接所述第二正反馈结构的第二漏极端，源极接地。在包含第一有源负载电路和第二有源负载电路时，优选地，所述第一正反馈结构的第一漏极端和所述第二正反馈结构的第一漏极端连接；所述第一正反馈结构的第二漏极端和所述第二正反馈结构的第二漏极端连接。作为本发明的一般实施例，在图4所述实施例中，当所述第一正反馈结构的总源极端和第二正反馈结构的总源极端共用一偏置电路时，与图2所示实施例相同，所述偏置电路包含第6晶体管M6、第14晶体管M14、第24晶体管M24；所述第6晶体管为PMOS晶体管；所述第14晶体管和第24晶体管为NMOS晶体管；所述第6晶体管的源极接工作电压，栅极接上偏置电压Vb0，漏极与所述总源极端相连；所述第14晶体管的源极接地，栅极接下偏置电压Vb，漏极接所述第一栅极端；所述的第24晶体管的源极接地，栅极接下偏置电压，漏极接所述第二栅极端。作为本发明进一步优化的实施例，在图2～4的实施例中，所述偏置电路进一步包含第7晶体管M7、第8晶体管M8、第9晶体管M9、第10晶体管M10、第5晶体管M5、电流源IB；所述第7晶体管、第9晶体管、第10晶体管为PMOS晶体管；所述第8晶体管、第5晶体管为NMOS晶体管；所述第6晶体管的源极接工作电压，漏极接所述总源极端；所述第7晶体管源极接所述总源极端，栅极接第9晶体管的漏极，漏极接第8晶体管的漏极；所述第8晶体管的源极接地，栅极接第10晶体管的栅极；所述第9晶体管的源极接工作电压，栅极与自身的漏极相连；所述第10晶体管的源极接地，栅极与第5晶体管相连，漏极连接第9晶体管的漏极。所述第5晶体管的栅极与漏极相连，源极接地；所述电流源正极接工作电压，负极接第5晶体管的漏极；所述第7晶体管的漏极电压，用作所述上偏置电压；所述第5晶体管的栅极电压，用作所述下偏置电压。作为进一步优化的实施例，在图4所述实施例中，当所述第一正反馈结构的总源极端和第二正反馈结构的总源极端分别连接一偏置电路时，在本发明进一步优化的实施例中，所述偏置电路区分为第一偏置电路和第二偏置电路。所述第一偏置电路包含第6晶体管、第14晶体管、第24晶体管；所述第6晶体管为PMOS晶体管；所述第14晶体管和第24晶体管为NMOS晶体管；所述第6晶体管的源极接工作电压，栅极接第一偏置电路的上偏置电压，漏极与所述第一正反馈结构的总源极端相连；所述第14晶体管的源极接地，栅极接第一偏置电路的下偏置电压，漏极接所述第一正反馈结构的第一栅极端；所述的第24晶体管的源极接地，栅极接第一偏置电路的下偏置电压，漏极接所述第一正反馈结构的第二栅极端。所述第二偏置电路包含第6*晶体管M6*、第14*晶体管M14*、第24*晶体管M24*；所述第6*晶体管为PMOS晶体管；所述第14*晶体管和第24*晶体管为NMOS晶体管；所述第6*晶体管的源极接工作电压，栅极接第二偏置电路的上偏置电压，漏极与所述第二正反馈结构的总源极端相连；所述第14*晶体管的源极接地，栅极接第二偏置电路的下偏置电压，漏极接所述第二正反馈结构的第一栅极端；所述的第24*晶体管的源极接地，栅极接第二偏置电路的下偏置电压，漏极接所述第二正反馈结构的第二栅极端。作为本发明进一步优化的实施例，所述第一偏置电路进一步包含第7晶体管、第8晶体管、第9晶体管、第10晶体管、第5晶体管、电流源；所述第7晶体管、第9晶体管、第10晶体管为PMOS晶体管；所述第8晶体管、第5晶体管为NMOS晶体管；所述第6晶体管的源极接工作电压，漏极接所述第一正反馈结构的总源极端；所述第7晶体管源极接所述第一正反馈结构的总源极端，栅极接第9晶体管的漏极，漏极接第8晶体管的漏极；所述第8晶体管的源极接地，栅极接第10晶体管的栅极；所述第9晶体管的源极接工作电压，栅极与自身的漏极相连；所述第10晶体管的源极接地，栅极与第5晶体管相连，漏极连接第9晶体管的漏极。所述第5晶体管的栅极与漏极相连，源极接地；所述电流源正极接工作电压，负极接第5晶体管的漏极；所述第7晶体管的漏极电压，用作所述第一偏置电路的上偏置电压；所述第5晶体管的栅极电压，用作所述第一偏置电路的下偏置电压。作为本发明进一步优化的实施例，所述第二偏置电路进一步包含第7*晶体管M7*、第8*晶体管M8*、第9晶体管、第10晶体管、第5晶体管、电流源；所述第7*晶体管、第9晶体管、第10晶体管为PMOS晶体管；所述第8*晶体管、第5晶体管为NMOS晶体管；所述第6*晶体管的源极接工作电压，漏极接所述第二正反馈结构的总源极端；所述第7*晶体管源极接所述第二正反馈结构的总源极端，栅极接第9晶体管的漏极，漏极接第8*晶体管的漏极；所述第8*晶体管的源极接地，栅极接第10晶体管的栅极；所述第9晶体管的源极接工作电压，栅极与自身的漏极相连；所述第10晶体管的源极接地，栅极与第5晶体管相连，漏极连接第9晶体管的漏极。所述第5晶体管的栅极与漏极相连，源极接地；所述电流源正极接工作电压，负极接第5晶体管的漏极；所述第7*晶体管的漏极电压，用作所述第二偏置电路的上偏置电压；所述第5晶体管的栅极电压，用作所述第二偏置电路的下偏置电压。其中，所述第9晶体管、第10晶体管、第5晶体管、电流源是所述第一偏置电路和第二偏置电路共用的器件。在包含第一偏置电路和第二偏置电路时，优选地，所述第一正反馈结构的第一栅极端和所述第二正反馈结构的第一栅极端连接；所述第一正反馈结构的第二栅极端和所述第二正反馈结构的第二栅极端连接。需要说明，在次输入级电路上采取较大的电阻和电容器件(第一电阻、第一电容、第二电阻、第二电容)，以提高整体放大器的电磁兼容性能。同时，由于改进结构施加在次输入级上，其不会对主输入级电路产生严重影响，放大器的交流特性良好。通过主次输入级的配合使用，电路具有充足的相位裕度及合适的增益带宽积，无需如密勒补偿等形式的额外补偿措施，有效避免了由补偿结构造成的电路不对称及非线性。同时，放大器采用对称输出结构，电路的整体拓扑结构高度对称，实现了高度对称的转换速率，全面提高电路的电磁兼容可靠性。另外，主次输入级具有相同的结构组成及晶体管尺寸，使放大器的整体设计易于实现。还需要说明的是，图4所示实施例中，当标记中其他字符相同时，带“*”标记的晶体管与不带“*”的晶体管具有完全一样的参数，例如第11晶体管M11与第11*晶体管M11*具有完全一致的参数；标记“1N”晶体管与“2N”晶体管具有完全一样的参数(N＝1～5)，例如第11晶体管M11与第21晶体管M21具有完全一样的参数；此外，晶体管M31、M32具有完全一样的参数；晶体管M41、M42具有完全一样的参数。还需要说明的是，在本发明全部实施例中，若无特别标注，默认NMOS管衬底接最低电压，PMOS管衬底接最高电压。本发明低敏感度衬底输入放大器的主要器件参数示例如下表。器件参数器件参数M11/M21/M11*/M21*40μm/1μmM6500μm/1μmM12/M22/M12*/M22*50μm/1μmM32/M3140μm/2μmM13/M23/M13*/M23*50μm/1μmM42/M41120μm/2μmM14/M24/M14*/M24*40μm/2μmR1/R2500kΩM15/M25/M15*/M25*40μm/2μmC1/C2200fFM540μm/2μmCbs1/Cbs23pF图5是本发明的低敏感度衬底输入放大器的幅频特性图；本实施例的低敏感度衬底输入放大器的增益为51dB，增益带宽积为1.6MHz，相位裕度为70°，其幅频特性与相频特性如图5所示。图6为本实施例的低敏感度衬底输入放大器的直流转移特性的仿真结果。输入信号范围为0V至1V。将本发明提出的放大器与现有衬底输入放大器相比较，明显可见，本文结构具有更高的线性度，更宽的输入信号摆幅。图7为本发明的低敏感度衬底输入放大器的大信号时域响应仿真结果图。大信号瞬态响应由幅度为1Vpp，频率均为100kHz的方波作用到电压跟随结构得到，本发明提出的电磁兼容高可靠性低电压放大器与现有衬底输入放大器的瞬态响应曲线如图所示。可见，相比于现有衬底输入放大器，本文设计的放大器结构转换速率对称，抖动很小，瞬态特性良好。图8本实施例的低敏感度衬底输入放大器的输入等效失调电压仿真结果图。输入端存在为1V，频率范围为1Hz～4GHz的电磁干扰时，等效失调电压的仿真结果。相比于现有衬底输入放大器，本文结构的失调下降约一个数量级：本发明结构中由电磁干扰引起的失调电压最大值仅约为50mV。图9为本实施例的低敏感度衬底输入放大器的输出频谱密度(PSD)的仿真结果图。放大器输入端存在100kHz，1Vpp电磁干扰时，输出频谱密度(PSD)的仿真结果如图所示。可见，本实施例的低敏感度衬底输入放大器的输出PSD峰值相比与现有衬底输入结构明显下降，其谐波成分和基波成分的峰值相比于现有结构均下降约60dBm，具有更低的电磁辐射特性，电磁兼容性能提升明显。还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。当前第1页1 2 3