一种改进的数字下变频器的制作方法

本发明涉及一种改进的数字下变频器，属于通信领域。

背景技术：

软件无线电由于具备传统无线电技术无可比拟的优越性，已成为公认的现代无线通信技术的发展方向。理想的软件无线电系统强调体系结构的开放性和可编程性，强调硬件电路的灵活性，把数字化处理(ADC和DAC)尽可能靠近天线，通过软件的更新改变硬件的配置、结构和功能。目前，直接对射频(Radio Frequency，RF)进行采样的技术尚未实现普及的产品化，而用数字变频器在中频进行数字化是普遍采用的方法，其主要思想是：数字混频器用离散化的单频本振信号与输入采样信号在乘法器中相乘，再经插值或抽取滤波，其结果是，输入信号频谱搬移到所需频带，数据速率也相应改变，以供后续模块做进一步处理。而数字上/下变频器就是软件无线电的关键部件。

在工作原理上，数字下变频(Digital Down Converter，DDC)与模拟下变频是一样的，即输入信号与本地振荡信号进行乘法运算。但是数字下变频相比模拟下变频有很多优势。在模拟下变频中，混频器的非线性和模拟本地振荡器的频率稳定度、边带、相位噪声、温度漂移、转换速率等都是难以彻底解决的问题。而这些问题在数字下变频中是不存在的，频率步进、频率间隔等也具有理想的性能，另外，数字下变频的控制和修改较模拟下变频也更容易。

传统的DDC由数字控制振荡器(Numerically-Controlled Oscillator，NCO)、数字混频器(Digital Mixer，DM)及低通滤波器(Low-Pass Filter，LPF)等模块组成。因NCO和DM数据位数有限而存在尾数截断的情况，同时因NCO的相位分辨率有限而存在相位近似取值的情况，以上缺陷均会引入杂散影响DDC的性能。同时，DDC还面临的关键问题是目前的DSP计算处理速度有限，而数字下变频的混频、滤波等操作均需要足够的运算速度支撑以保证实时性。

抑制杂散的传统解决方法是增加一个抑制杂散的滤波器。这无疑会增加计算负荷，占用更多的计算资源。针对传统DDC的缺陷，本发明重新设计了DDC的滤波器，使其在完成传统滤波器功能的同时也能抑制杂散。因此，改进后的DDC性能更佳，同时占用资源更少，降低了计算负荷，提高了计算实时性，具有很强的实用性。

技术实现要素：

本发明针对传统DDC的缺陷提出了一种改进的数字下变频器。

本发明的技术方案如下：改进的数字下变频器由采样模块、抽取模块、数字混频模块(DM)、数字控制振荡器(NCO)及FIR滤波器等部分组成。其中采样模块以大于中频信号两倍带宽的采样率对中频信号采样；抽取模块对采样后的信号进行抽取后分为两路；数字混频模块中抽取后的两路信号将分别与NCO生成的中频序列进行混频；混频后的两路序列经FIR滤波器后将输出同相和正交两路基带信号。针对传统DDC的缺陷，本发明重新设计了FIR滤波器，并设置相应的代价函数对其进行优化，使其既能完成非整数延时及低通滤波，同时也能抑制杂散。

FIR滤波器的设计方法如下：首先对I路和Q路分别确定合适的时延数；然后根据时延数对I路和Q路分别基于Lagrange插值设计延时滤波器系数；最后，设置合适的代价函数，对延时滤波器系数优化，使得所需中频带宽内的频点被精确搬移到相应的基带频点，同时也能有效控制杂散。

优化延时滤波器系数的步骤如下：

首先设置滤波器系数的初始值，即依据Lagrange插值法得到的滤波器系数，I路和Q路的系数向量分别为h_I(0)和h_Q(0)。然后设置迭代次数及迭代法则，在初始值向量附近搜索最优解。针对经过目标通带的每一个频点k，设置两个向量H(k)和e(k)。H(k)代表该频点的幅度响应，e(k)表示目标频点所在主瓣之外的其他频点的幅度响应与H(k)之差的最大值。并设置对应的权重ω_H和ω_e及期望门限δ。若满足

ω_H*var(H)+ω_e*max(e)＜δ

其中，var表示取方差，max表示取最大值，则以该次的h_I(n)和h_Q(n)更新最优解。重复以上步骤直至达到预设的迭代次数。最终所得的最优解即为优化后的滤波器系数。

改进后的DDC性能更佳，同时占用资源更少，降低了计算负荷，提高了计算实时性。

附图说明

图1改进的数字下变频器的总体结构

图2优化滤波器系数的生成流程

图3信号经未优化的FIR滤波器的输出幅度相应

图4信号经优化后的FIR滤波器的输出幅度相应

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明确，以下参照附图对本发明进一步详细说明。

本发明公开了一种改进的数字下变频器，其结构如图1所示。改进的数字下变频器由采样模块、抽取模块、数字混频模块(DM)、数字控制振荡器(NCO)及FIR滤波器等部分组成。其中采样模块以大于中频信号两倍带宽的采样率对中频信号采样；抽取模块对采样后的信号进行抽取后分为两路；数字混频模块中抽取后的两路信号将分别与NCO生成的中频序列进行混频；混频后的两路序列经FIR滤波器后将输出同相和正交两路基带信号。

在传统的DDC结构中，因NCO和DM数据位数有限而存在尾数截断的情况，同时因NCO的相位分辨率有限而存在相位近似取值的情况，以上缺陷均会引入杂散影响DDC的性能。

针对传统DDC的缺陷，本发明重新设计了FIR滤波器，并设置相应的代价函数对其进行优化，使其既能完成非整数延时及低通滤波，同时也能抑制杂散。

FIR滤波器的设计方法如下：首先对I路和Q路分别确定合适的时延数；然后根据时延数对I路和Q路分别基于Lagrange插值设计延时滤波器系数；最后，设置合适的代价函数，对延时滤波器系数优化，使得所需中频带宽内的频点被精确搬移到相应的基带频点，同时也能有效控制杂散。

优化滤波器系数的流程如图2所示，具体步骤如下：

首先设置滤波器系数的初始值，即依据Lagrange插值法得到的滤波器系数，I路和Q路的系数向量分别为h_I(0)和h_Q(0)。然后设置迭代次数及迭代法则，在初始值向量附近搜索最优解。针对经过目标通带的每一个频点k，设置两个向量H(k)和e(k)。H(k)代表该频点的幅度响应，e(k)表示目标频点所在主瓣之外的其他频点的幅度响应与H(k)之差的最大值。并设置对应的权重ω_H和ω_e及期望门限δ。若满足

ω_H*var(H)+ω_e*max(e)＜δ

其中，var表示取方差，max表示取最大值，则以该次的h_I(n)和h_Q(n)更新最优解。重复以上步骤直至达到预设的迭代次数。最终所得的最优解即为优化后的滤波器系数。

改进后的DDC性能更佳，同时占用资源更少，降低了计算负荷，提高了计算实时性。

图3和图4演示了优化前后的数字下变频器的性能对比。可以看出，图3中信号经未经优化的FIR滤波器后输出信号幅度响应的主瓣之外的其他频点区域存在较多杂散，而图4中信号经优化后的FIR滤波器后，杂散几乎完全消除。