可扩展集成数据转换器的制作方法

本申请要求于2015年12月17日提交的美国临时申请号62/268，983以及于2016年7月29日提交的PCT国际申请号PCT/US2016/044770的优先权，所述申请的内容通过引用以其全文并入本文。

背景技术：

发明领域

本发明涉及集成数据转换器，具体地涉及使用基于电荷的方法的模数转换器和数模转换器。

相关技术说明

新世纪带来对以极快速的步伐发展的连接性的需求。到2015年底，全球网络连接数量超过世界人口的两倍，并且据估计，到2020年，超过300亿装置将无线地连接到云形成物联网(或“IoT”)。实现这一新纪元是已经在过去二十年兴起的移动计算和无线通信的革命性发展。根据摩尔定律，高集成且成本有效的硅互补金属氧化物半导体(CMOS)装置允许将如庞大的模数转换器或收发器等数字和模拟系统元件合并到更成本有效的单个芯片方案中。

然而，在过去几年中，尽管数字电路已经极大地遵循预测路径并受益于将CMOS技术扩展到超深亚微米(sub-μm)，但是模拟电路并未实现跟随同样的趋势，并且可能在没有模拟设计中的范式转变的情况下永远无法实现。模拟和射频(或“RF”)设计者仍然努力发现如何做出针对超深亚微米特征大小的高性能集成电路(或“IC”)，而不损失收缩大小的益处；包括：降低的功率、紧凑的占用面积和较高的操作频率。真实地，需要通过模拟设计的已建立科学来打破范式转变从而满足新世纪的片上系统(SoC)需求。

现有技术：

模拟电路的核心构造快是放大器。分立部件放大器自由地使用电阻器、电容器、电感器、变压器和非线性元件以及各种类型的晶体管。各个部件之间的不期望的寄生现象通常可以忽略。然而，为了在集成电路内建立放大器，正常模拟电路部件不是可容易获得的，并且通常采用特殊IC过程扩展来获得这些电路元件，如果有的话。由于集成电路放大器非常接近并且通过它们集成到其中的硅晶圆耦合在一起，因此集成电路放大器上的寄生现象严重。摩尔定律IC过程的进步专注于数字微处理器以及存储器过程发展。花费一代(～18个月)或两代来扩展IC过程以便合并模拟部件，因此模拟功能通常不包含在最新过程单个芯片系统上。这些“混合模式”IC过程较不可用、依赖于供应商并且更昂贵以及更高地遭受参数变化。采用实质工程来将稀疏模拟功能包含在任何IC上，这对其IC供应商和过程节点来说变得特殊。因为对于每个过程节点来说，模拟电路是仔细且特别设计和布置的，这种模拟电路是高度不可移的。抵抗这一限制，模拟电路设计工程师变得稀少并且慢慢退休而没有充分的替代者。

运算放大器(或OpAmp)是处理模拟信息所必须的基本的IC模拟增益块。OpAmp使用非常高度匹配的晶体管对来在电压输入端处形成差分晶体管对。匹配是集成电路上可容易获得的参数，但是为了接近需要的匹配等级，使用许多考虑：相似的图心布局、多个大型装置、良好的隔离以及物理布局技术等许多其它考虑。大面积匹配的晶体管组也可以用于电流镜和负载装置。OpAmp需要电流源进行偏置。OpAmp进一步需要电阻器和电容器(或RC)补偿极来防止振荡。电阻器对“R”来说是必不可少的，并且RC时间常数的值相当精确。太大的电阻器值将使放大器太慢且太小，导致振荡。恒定的“偏置”电流增加功率损耗。通常，这些偏置电流想要比在整个信号操作期间需要的峰值电流更大。

由于IC过程收缩，因此阈值电压稍微保持恒定。这是因为金属氧化物半导体(或MOS)阈值截断曲线实质上不随IC过程的收缩变化，并且总芯片断态漏电流必须保持足够小以不影响整个芯片电源泄漏。阈值和饱和电压趋向于占据整个电源电压，不给模拟电压摆动留足够的空间。为了适应这种信号摆动电压的缺乏，OpAmp被给出多组电流镜，进一步使其设计复杂化，同时消耗更多功率并使用额外物理布局面积。本专利引入由于电源电压收缩到远低于1伏而操作更好的放大器设计。

传统MOS放大器增益形成是驱动跨导(gm)的输入电压，所述跨导将输入电压转换成输出电流。出于建立高负载电阻的目的，此输出电流然后驱动输出负载，所述输出负载通常是电流源的输出。此高电阻负载将输出电流转换回输出电压。等效输出负载电阻实际上是负载电流源晶体管和放大器输出晶体管的并联组合。为了使此等效负载电阻保持高以提供所需电压增益，这些负载晶体管必须非常长，但是为了驱动足够的电流，这些晶体管还必须非常宽，因此非常大的晶体管成为必要。还应注意，放大器输出驱动的负载电阻是减小电压增益的附加并联电阻。还应注意，负载电容与放大器的输出电阻交互，从而修改AC性能。实际上需要的正是本发明涉及的逆操作原理。

由于强反型MOS晶体管平方率特性，通常MOS放大器在平方率关系内操作；这些没有被很好的定义或者在模拟电路将需要的程度上可预测地稳定。像双极晶体管操作的指数律操作是较高增益的、稳定的并且良好定义的。在非常弱的操作条件下，MOS晶体管转换成指数操作，但是它们太慢使得无法非常大量的使用。此外，这两个操作模式之间的“适度反转”提供降低模拟MOS电路的质量的非线性。在阈值电压处，MOS晶体管围绕其操作的地方是50％的电流为平方率并且另外50％为指数的地方。这是在最新MOS模拟方程中的阈值电压的定义。高速的完整指数MOS操作将提供可预测的、稳定的且良好定义的更高的增益。本专利关于在指数模式下操作的放大器。

现在，在IC上建立模拟电路经常是有问题的。由于模拟电路已经被集成，因此对模拟IC设计者来说不充分执行的模拟部件周围的工程已经成为重要目标。这驱动对具有产生数字幻方的算法开发的数字信号处理的需要。

今天，模拟电路设计、信号的真实世界仍然需要在信号处理系统的前端和后端两者上被转换。在深亚微米级时，这种需要变得困难。

另一个问题可能是，固态放大器从一开始就已经是众所周知的非线性。为了使其成为线性的，用增大的开环增益(具有显著高于最终需要的水平)换取通过使用闭环(反馈)对实际电路增益和线性度的控制。闭环放大器需要负反馈。大部分放大器级是反相的，从而提供必要的负反馈。具有闭环的单个级反相器是稳定的(不振荡)。增大的回路增益需要添加级，使得总是存在奇数个级(符号为负)，以便提供必要的负反馈。尽管单级放大器是固有稳定的，但是三级以及最明确地五级是不稳定的(它们总是振荡——因为它们是环形振荡器)。

然后，问题是如何适当地补偿多级闭环放大器同时维持合理的增益带宽乘积。这在深亚微米级时特别困难，在所述深亚微米级，电路级必须在其设计上简单。严重限制的电源电压阻止使用传统模拟设计方法。另外，期望避免依赖于模拟扩展，而是使用所有数字部分实现必要的模拟功能，以便提高产量并降低成本。使用所有数字部分允许尚未进行模拟扩展并且可能永远不会进行的过程节点处的模拟功能。

存在对低成本/高性能模拟前端装置或部件的长久有感需要，如集成数据转换器，包括但不限于模数转换器和数模转换器，所述集成数据转换器集成在单个芯片上以便能负担高容量装置，如物联网、智能传感器和其它普遍存在的装置。

技术实现要素：

本发明涉及集成数据转换器，具体地涉及使用基于电荷的方法的模数转换器和数模转换器。本发明进一步涉及由新颖和创造性的复合装置结构构成的电路，实数电路实现基于电荷的方法，所述方法利用了超饱和源极沟道场效应晶体管的指数关系，当用于模拟CMOS电路设计时，所述场效应晶体管具有类似亚阈值的操作。本发明是普通CMOS反相器的演化。它采用全数字纳米级或深亚微米IC过程，提供极高的精度、速度、线性度、低噪声和紧凑的物理布局。除了预期的数字反相器功能外，还举例说明了五类模拟电路：电压输入放大器、电流输入放大器、与电流镜相反的电流反相器、可调延迟电路、以及电压或电流参考源。请特别注意，在数字IC过程中，使用单个中等优化的数字逻辑电路单元实现模拟功能。

根据本发明的一个方面，其提供了一种可扩展基于电荷的逐次逼近模数转换器。

根据本发明的另一个方面，其提供了一种可扩展基于电荷的差分逐次逼近模数转换器。

根据本发明的又另一个方面，其提供了一种可扩展基于电荷的逐次逼近数模转换器。

根据本发明的又另一方面，其提供了一种可扩展基于电荷的差分逐次逼近数模转换器。

根据本发明的又另一方面，其提供了一种基于电荷的流水线数模转换器。

根据本发明的又另一方面，其提供了一种基于电荷的流水线差分数模转换器。

根据本发明的又另一方面，其提供了一种基于电荷的流水线模数转换器。

根据本发明的又另一的方面，其提供了一种基于电荷的流水线差分模数转换器。

附图说明

图1示出了具有本发明的新中间沟道双向电流端口(iPort)的电流场效应晶体管(或iFET)的三(3)维透视图；

图2示出了本发明的具有可视化沟道电荷分布的iFET的横截面视图；

图3示出了本发明的各种iFET的示意图；

图4示出了本发明的互补iFET对(或CiFET)的示意图；

图5示出了本发明的互补iFET对(或CiFET)复合装置的物理布局抽象图；

图6示出了CiFET复合装置的三(3)维透视图；

图7示出了图5或图6的部分AA的横截面视图；

图8a示出了本发明的3级补偿CiFET放大器(或CiAmp)晶体管的示意图；

图8b示出了本发明的CiAmp的符号；

图9a和图9b示出了根据本发明的使用采样和保持放大器的包括电压附加能力的紧凑DAC(具有1/2增益)的位片的示意图；

图10a和图10b示出了本发明的逐次逼近数模转换器(DAC)的示意图；

图11a和图11b示出了本发明的高精度全差分数模转换器(DAC)的位片的优选实施例的示意图；

图12a和图12b示出了本发明的逐次逼近差分DAC的示意图；

图13a和图13b示出了本发明的模数转换器(ADC)的位片的示意图；

图14a和图14b示出了本发明的逐次逼近模数转换器(ADC)的示意图；

图15a和图15b示出了本发明的差分ADC的位片的示意图；

图16a和图16b示出了本发明的逐次逼近差分ADC的示意图；

图17a和图17b示出了本发明的流水线DAC的示意图；

图18a和图18b示出了本发明的流水线差分DAC的示意图；

图19a和图19b示出了本发明的流水线ADC的示意图；

图20a和图20b示出了本发明的流水线差分ADC的示意图；

图21示出了ADC(在图14a和图14b中示出)的时序图和输出数据的一个实例；

图22示出了差分DAC(在图12a和图12b中示出)的时序图和输出电压的一个实例；

图23示出了本发明的数据转换器工作电压范围；并且

图24示出了本发明的两相数据转换器的功能图。

具体实施方式

这里称为iFET的MOS结构，其中字母“i”表示电流，并且“FET”表示场效应晶体管，是本发明的若干高性能和新颖设计的使能元件。本发明基于增加与场效应晶体管(或FET)沟道中的中点的直接连接以及实现低阻抗端口(电流端口，或在这里称为“iPort”)在低饱和电压下提供具有非常低的输入阻抗的双向电流宿/源中间沟道，并且另外连接相反的“导电类型”(P型和N型)互连的互易iFET对，以利用其互补性质作为一个团队进行操作以及对称性以在电源之间的中点附近自偏置。另外，可以调整iFET的第一沟道和第二沟道的相对强度(阈值选择、相对尺寸和掺杂分布)，以定制本发明的这种互补iFET(或CiFET)复合装置的增益、速度、静态电流和输入阻抗。

iFET的iPort为补偿问题提供了一种罕见且意想不到的解决方案，然后继续为其它旧问题提供新的或替代的解决方案，超出行业预期。在“弱反型”中操作电路的优点早已为人所知，但也存在问题。CiFET使电路能够利用“弱反型”中可用的高增益和更宽动态范围，而不会牺牲卓越的速度性能。CiFET复合装置提供优于普通模拟MOSET的标准有源IC增益装置，使数字IC具有模拟功能。这不是权衡。

以下是基于CiFET的电路的一些不寻常方面的列表，包括但不限于：

●在低电源电压下操作；

●高增益；

●极线性；

●非常高的速度(宽带宽)；

●自偏置；

●低噪声；

●快速恢复(DC)；

●使用全数字部分和过程；

●iPort响应电荷(本质上是基于电荷的)而不是跨电阻的电压；以及

●iPort具有宽动态范围，在开环中具有恒定增益。

参照图1和图2，根据本发明的优选实施例，其提供了电流FET(或iFET)200，所述电流FET包括衬底26、源极端24和漏极端29，在它们之间定义两个沟道23和沟道25，在衬底26上，通常第一(源极沟道23)连接到电源(未示出)，而第二(漏极沟道25)连接到负载(未示出)。衬底26是N型或P型。两个沟道，源极沟道23和漏极沟道25分别在iPort控制端21处彼此连接，如图1和图2所示，并且沟道23和沟道25共享公共栅极控制端27。这种配置意味着iFET 200具有多于一个控制输入端。

栅极控制端27像传统的MOSFET绝缘栅极一样操作，具有其高输入阻抗和特性跨导(gm)传递函数。小信号MOSFET晶体管的典型值(gm)分别为1至30毫西门子(1毫西门子＝1/1K欧姆)，是跨导的量度。

iPort控制端21相对于源极端24是低阻抗的，并且具有看起来更像双极晶体管的β(β)的传递函数，但实际上是跨电阻(或rm)，或者更一般地，尤其是在高频时，以K欧姆为单位的跨阻抗，其中输出电压是输入电流的结果。根据CiFET的沟道尺寸比，小信号iFET晶体管200的典型电阻值(或rm值)为从1KΩ至4MΩ，是跨电阻的量度。电流输入到电压输出(跨阻抗)是以下断言的基础：1μA输入将在大信号电平下产生100mV(或增益为100,000：1)的输出或1pA输入将在低噪声放大器(或LNA)中产生100nanoV(或增益为100,000：1)的输出(两者均来自同一电路，并且在此动态范围内呈线性)。

这些值对于单个最小尺寸的iFET已经证明是正确的，具有从1微微安培到10微安培的输入，在仿真时使用相同的电路。在180nm CMOS结构中，本地噪声将测量值限制在低于约10微微安培的范围内。可以以不同的长宽比构造iFETS，具有非常可预测的不同结果。

不同于本领域设计的状态的高增益、非特有的或令人惊奇的结果是在图2的高电离超饱和模式下操作的iFET 200的源极沟道23的“强反型”特性的结果。

这个超饱和源极沟道23中的速度不受沿着沟道23的载波传播时间的限制，但是当通过iPort控制端21向沟道23添加或移除电荷时，有源沟道中的高浓度电离电荷载波仅需要以稍微推动周围的电荷，导致由指数关系定义的扩散电流，如MOSFET在弱反型中操作时所实现的那样。这与使电荷通过沟道的电场形成对比，所述电场栅极控制电压的平方率函数。在这种配置中，速度比从相同的基本晶体管构建的逻辑更快，并且没有受到像双极晶体管那样具有更高增益的“弱反型”级的阻碍。与双极晶体管相反，控制电流可以进入或离开iPort控制端21，也可以无iPort电流操作，这对于产生自偏置操作点是有用的。汇入到一个或两个iPort的电流通过跨电阻(rm)线性地提高输出电压。由于输入电阻基本上恒定，因此输入电流具有等效的输入电压，所述输入电压在约10倍的过宽动态范围内产生电压增益，所述动态范围从本地噪声到饱和是线性的。输出阻抗也很低以有效驱动寄生负载。

自偏置操作点有助于降低噪声。这里漏极端29的电位与栅极控制端27的电位相同，大大降低了传统模拟电路设计中的夹断效应。

由于源极沟道23和漏极沟道25上的公共栅极连接，iFET 200在源极端24或源极沟道23的栅极控制端27(或GS)上放置高于预期的电压。这个高于预期的电压导致更厚更深(更低电阻的高电离)的导电层，允许大多数载波避开晶格表面中的陷阱，因此-噪声低得多，类似于结型场效应晶体管(或j-FET)传导沟道位于表面下方的方式。

跨电阻(rm)是跨导(gm)的“双数”。当您查找跨电阻时，大多数参考文献都是电感器和电容器，这表明iFET可用于合成电感器。

iFET以以下方式工作：低噪声放大器需要低阻抗沟道。低阻抗沟道的电压增益低，而电流增益高。为了建立电压增益，需要作为电流到电压转换器操作的第二级。级联对提供了这样的配置。除非找到偏置问题的解决方案，否则级联对的偏置要求会妨碍其在低电压下的使用。iFET通过互补对的自偏置提供了这个问题的解决方案。可以设计沟道的阻抗以适应驱动它的特定信号源的阻抗(参见后面的比率部分)。

关于FET一般来说，载波被栅极场吸引到表面，低栅极电压在沟道上产生薄的表面层(在所述表面层发生导电性)，而较高的栅极电压由于类似电荷推开或分散而产生较厚的下层。载波的薄层受到非均匀表面缺陷的阻碍，导致1/频率“粉红色”电噪声，而载波的较厚层在表面下方找到更平滑的路径，从而降低总电噪声。这表明较高的栅极电压转换为较低的噪声。沟道电阻也较低，提供较低频率的平坦“白色”电阻噪声。

参照图2，在iFET 200中，由栅极控制端27上的栅极电压Vg产生的电场使载波从衬底26上升到源极沟道23区域，将半导体材料转换成单位体积或饱和时具有相对大量的载波的导体，从而建立导电电平。

引入iPort控制端21的注入电流Iinj增加了源极沟道23上方和内部的扩散电荷(单位体积的载波数量)，因此使源极沟道23更加导电。导电性变化率呈指数增长，类似于在“弱反型”中发现的。这种导电性变化的指数速率是由于沿源极沟道23的低电压梯度(源极端24到iPort控制端21的电压梯度)。这是与平方率电压驱动电流相反的扩散驱动电流(指数的)。

源极沟道23电荷与栅极电压27之间的iFET指数关系提供了对对数功能的访问，其中两个对数函数的相加等同于乘法。反向反对数或反向指数操作通过相对的互补iFET沟道恢复模拟输出。这种指数关系可以用于各种低噪声放大器应用。指数关系也对这些iFET电路的更宽动态范围负责。

再次，参照图1中的源极区域，从iPort控制端21移除电荷(单位体积载波的数量)导致源极沟道23中的半导体材料的导电性降低。在这方面，iPort控制端21到源极端24的连接以类似于双极晶体管的基极区域的方式操作(其是指数的)：到iPort控制端21的控制电流越多，则装置导电性(gm)越多。

图1的iFET 200的漏极沟道25操作时更像传统的FET，因为漏极沟道25的厚度在iPort控制端21附近较大(与源极沟道23的厚度相同)并且随着其到达其漏极端29周围的扩散区域时逐渐变小(漏极沟道25和栅极控制端27之间减小的电压差分使场减小)，建立由栅极电压Vg设定的晶体管的输出电阻。较低的漏极电压Vd(接近在栅极上发现的电压)降低了漏极沟道输出电阻(漏极扩散处的较厚沟道)。与较厚的导电层一起，这个较低的漏极沟道电阻导致较低的噪声和高输出驱动能力，以利用由厚导电层提供的低阻抗驱动在漏极端29处建立期望的漏极电压。

在低电压下操作的iFET 200的源极区域24周围的扩散区具有较低的电压增益，但它也具有低噪声。由于漏极电压与栅极电压Vg相同，在较高电压下操作的漏极端29周围的扩散区提供了具有最小噪声贡献的期望电压增益。这个电压均衡由独特的偏置构建贡献，将在下文中解释。

关于iPort控制端，在N沟道和P沟道装置的情况下，进入iPort控制端的正电流取代通过相关漏极沟道的等效电流，导致漏极(输出)连接朝正电压方向移动-因此两个iPort输入端的非反相特性。

相对于传统的电流镜，iPort还可用作电流反相器。

虽然单个iFET本身具有有趣的特性，但互补iFET(或CiFET)对证明更有益。使用相反的半导体型iFET作为负载装置为相对的iFET方便地提供其偏置，并且另外具有平衡(线性化)MOSFET操作的固有非线性度的优点。例如，源极沟道的超饱和操作的高增益指数特性通过互补负载的超饱和源极沟道的指数特性在极宽的动态范围内线性化。

由此产生的互补装置(精益CiFET单元)可以说是可能的最高功率增益带宽MOSFET放大器级。例如，研究任何一个iPort，超饱和源极沟道输入阻抗是一个相对低的数量恒定电阻。这将任何输入电流转换为小输入电压，计算出由高数量rm跨电阻实施的非常高的电压增益转移函数。另外，超饱和源极沟道的子表面操作可以以任何MOS装置可能的最低噪声操作。为了低噪声，漏极沟道也最大限度地在其表面缺陷下操作。最后，它完全是关于信噪比。

图4展示了本发明的精益互补iFET对(或CiFET)的示意图，并且图5示出了其图解类似的物理布局抽象；并且，图6示出了三(3)维透视图，并且图7示出了图5或图6的部分AA的横截面视图。互补iFET对完全由逻辑组件构成，不需要模拟扩展，同时实现了扩展和可移植性。单位增益/带宽的占用面积和功耗两者都从现有技术水平大幅降低，同时保留优异的噪声性能。

参照图4，互补iFET(或CiFET)对300包括P型iFET(或PiFET)310和N型iFET(或NiFET)320，所述P型iFET和所述N型iFET包括连接到PiFET 310的栅极控制端311和NiFET 320的栅极控制端321两者的输入端301，用作公共栅极端301。CiFET 300接收功率，功率-和功率+，其中功率-连接到NiFET 320的源极端322，并且功率+连接到PiFET 310的源极端312。PiFET 310和NiFET 320中的每一个包括用于接收注入电流的iPort控制端(分别为313和323)。PiFET 310的漏极端314和NiFET 320的漏极端324组合以提供输出302。

图5示出了包含图4的PiFET 310和NiFET 320装置的CiFET 300的物理布局概要。

参照图5，包括PiFET 310和NiFET 320的CiFET 300布置在衬底(或分别为主体B+315和主体B-325)上，如沿其中示出的阱边界WB'的镜像；PiFET 310包括源极端S+312、漏极端D+314、以及iPort控制端Pi/扩散区313，在源极端S+312与iPort控制端Pi扩散区域313之间定义源极+沟道316，并且在漏极端D+314与iPort控制端Pi扩散区域313之间定义漏极沟道317。NiFET 320包括源极端S-322、漏极端D-324、以及iPort控制端Ni/扩散区323，在源极端S-322与iPort控制端Ni扩散区323之间定义源极-沟道326，并且在漏极端D-324与iPort控制端Ni扩散区域323定义漏极沟道327。CiFET 300进一步包括连接栅极端311和栅极端321的公共栅极端301，覆盖源极+沟道316、漏极+沟道317、以及源极-沟道326和漏极-沟道327。因此，并且有效地，公共栅极端301电容耦合到沟道316、沟道317、沟道326以及沟道327。

图6是图5的CiFET物理布局的3维展示图，并且图7是图5或图6的截面AA。如可以看到的，CiFET 300包含与阱边界WB连接在一起的PiFET 310和NiFET 320。

图3示出了本发明的各种iFET装置的示意图。示出了P型iFET(PiFET)30a和P型iFET(PiFET)30b，以及N型iFET(NiFET)30c和N型iFET(NiFET)30d。PiFET 30a包含栅极端31a、源极端32a、漏极端34a以及iPort(或PiPort)端33a。PiFET 30b是展示PiFET的另一种方式，包含栅极端31b、源极端32b、漏极端34b和iPort(或PiPort)端33b，以及N主体端35b。NiFET 30c包含栅极端31c、漏极端34c、源极端32c以及iPort(或NiPort)端33c。NiFET 30d是展示NiFET的另一种方式，包含栅极端31d、漏极端34d、源极端32d和iPort(或NiPort)端33d，以及P主体端35d。

例如，NiFET 30c或NiFET 30d展示在漏极端34c或漏极端34d与iPort端(或NiPort)33c或iPort端(或NiPort)33d之间具有较长源极沟道的n型iFET(或NiFET)，因此，如可以看到的，在漏极端34c或漏极端34d附近示出了NiPort 33c或NiPort 33d。NiFET装置30c的实例尺寸可以是漏极沟道为2XWmin/Lmin，而对于iFET比率为1/4，源极沟道为Wmin/2XLmin。这个NiFET将允许更高的输入iPort电阻以实现更高的增益用途，这对于电压输入放大器应用有用。类似地，示出PiFET 30a或PiFET 30b在漏极端34a或漏极端34b附近也具有PiPort端33a或PiPort端33b，这表示更长的源极沟道。

虽然iFET放大器可以用最小尺寸的装置构建，这些装置在输出端提供足够的电流以实现非常快的响应和高精度，但必须注意使互补iFET放大器不要传递太多电流，使其遭遇机械故障。物理布局需要足够的触点和金属，以满足所需的DC和暂态电流。

图8a示出了本发明的优选实施例的三(3)级电压放大器(或CiAmp)600，并且图8b示出了CiAmp 600的符号图。CiAmp 600包含串联连接的反相输入端60in、注入电流端口+Pi 60pi和+Ni 60ni、输出端60out、由第一互补PiFET Q51a和NiFET Q52a对组成的第一CiFET P50a、由第二PiFET Q51b和NiFET Q52b对组成的第二CiFET P50b、由第三PiFET Q51c和NiFET Q52c对组成的第三CiFET P50c，其中，如本文所示出的，后一对的输入端从前一对的输出端供给。多级放大器600的输入端60in连接到依次连接到其栅极端口的第一CiFET P50a、PiFET Q51a和NiFET Q52a的输入端301a；来自第一PiFET Q51a和NiFET Q52a对的漏极形成第一CiFET P50a的输出端302a，所述输出端连接到第二CiFET P50b、PiFET Q51b和NiFET Q52b的输入端301b；然后第二PiFET Q51b和NiFET Q52b对的漏极形成依次连接到第三CiFET P51c、补充PiFET Q51c和NiFET Q52c对的输入端301c的输出端302b。第三PiFET Q51c和NiFET Q52c对的漏极作为输出端302c形成CiAmp 600的输出端60out。现在，第二CiFET P50b、PiFET Q51b和NiFET Q52b的输出端可以通过滚降电容器C51和C52连接作为第一CiFET P50a、PiFET Q51a和NiFET Q52a的注入电流i51a和i52a。

图8中的电路可以任选地包括针对增强的速度和改进的稳定性的“前馈”CiFET P50d、PiFET Q51d和NiFET Q52d。前馈NiFET Q51d和PiFET Q52d对P50d的输入端连接到放大器600的输入端60in，并且前馈NiFET Q51d和NiFET Q52d对P50d的输出端302d与第三PiFET Q51c和NiFET Q52c对P50c的输出端302c结合。

第三PiFET Q51c和NiFET Q52c对P50c提供功能高增益闭环放大器的必要符号转位。另外，包括PiFET Q51d和NiFET Q51d的“前馈”电路P50d提供早期的输出移动(以较低增益)，同时第一三CiFET级稍后提供更精确的输出信号(以较高增益)。

根据电路配置的初始检查，呈现晶体管或PiFET Q51c和NiFET Q52c与晶体管或PiFET Q51d和NiFET Q52d竞争。然而，两条路径的最终输出电压目的地相同，除了较长(较后)路径具有更高的精确度。

除了输入级之外的所有级都可以使用普通MOSFET实现，然而，当对所有级采用iFET时，存在显著增益和偏置点匹配优点。

在具有前馈对P50d的图8中，结果是3级补偿高增益放大器；“前馈”用于提高的速度，主要慢级Q51b和Q52b用于稳定性。

因为级是自偏置的以在其最大增益点处操作，所以此配置以超过周围数字邻居的逻辑转变时间的速度操作而不采用任何模拟过程扩展。

因为整个电路使用小装置来构造；所以占用面积出乎意料地小，物理电路布局寄生效应被最小化，极大地提高了速度，并且相比于现有技术功耗极小。

图24示出了根据本发明的两相数据转换器2000的功能或架构图。数据转换器2000在控制信号的两个相位之间操作，包括“设置”相位2000a和“使能”相位2000b。数据转换器2000包括电容堆叠2010、偏移电容器堆叠2011和反相放大器2012。电容堆叠2010包含多个飞跨电容器或采样电容器，并且偏移电容器堆叠2011还包含一对偏移电容器。电容堆叠2010和偏移电容器堆叠2011根据如以下进一步描述的控制信号的相位被不同地配置。

在“设置”相位2000a期间，电容堆叠2010被配置成采样并存储剩余输入2000in+和2000in-(或其间的输入电压)，其进一步通过将反相放大器2012的输出反馈回其输入端而使所述反相放大器自偏置，并且使偏移电容器堆叠2011采样并存储参考电压2000Ref与反相放大器2012的自偏置电压之间的差分电压，并且采样并存储模拟接地2000与反相放大器2012的自偏置电压之间的差分电压。

在“使能”相位2000b期间，电容堆叠2010被不同地配置以向偏移电容器堆叠2011提供经采样/已存储剩余输入电压的整数乘法或除法，从而根据用于在反相放大器2012处产生所得输出电压2000out的数据位2000data的数据值来添加或从中减去参考电压2000Ref与反相放大器2012的自偏置电压之间的差分电压或模拟接地2000与反相放大器2012的自偏置电压之间的差分电压，并且将输出2000out反馈至电容堆叠2010。

注意，电容堆叠2010总是在控制时钟的两个操作相位2000a和2000b上将其模拟输入信号2000in+、2000in-与数据转换器的剩余部分分离。这在每一级处提供了输入端与数据转换器的剩余部分之间的双向隔离。而且，注意，将电容堆叠2010与数据转换器的剩余部分隔离允许输入信号超过任一电源轨高达如图24中图示的二极管。当输入电压从“采样”相位2000a中的电压输入端的转换到“使能”相位2000b中的内部放大器电路系统时，仅使用输入电压的大小。放大器看不到输入电压的绝对值，但是仅看到数据转换器的输入端之间的电压差。

两相数据转换器2000的这种架构是用于构建如以下示出的各种数模转换器和模数转换器的基本构建块。

图9a示出了根据本发明的使用采样和保持放大器的包括电压附加能力的紧凑DAC(具有1/2增益)900的位片的示意图。

电路900包含CiAmp 600a(与图8a和图8b中示出的类似)、电压输入端90in、第一参考90Ref、第二参考或模拟接地90Agnd、控制时钟90CLK和电压输出端60out。电路900进一步包括两个飞跨电容器：第一飞跨电容器90fc1和第二飞跨电容器90fc2，以及两个偏移电容器：第一偏移电容器90oc1和第二偏移电容器90oc2。电容器中的每一个具有第一端和第二端。第一偏移电容器90oc1和第二偏移电容器90oc2的第二端连接到CiAmp 600a的输入端60ain。电路900进一步包含能够使用重复地交替“设置”相位和“使能”相位的控制信号/时钟90CLK操作的多个开关，包含在控制时钟90CLK的“设置”相位期间闭合的“设置”开关90ss1、90ss2、90ss3、90ss4、90ss5和90ss6；以及在控制时钟90CLK的“使能”相位期间闭合的“使能”开关90es1、90es2、90es3和90es4。

如图23中示出的，DAC 900的步长由参考90Ref与模拟接地90Agnd之间的电压差表示，这使数据转换器操作电压抽象地相互关联，所述数据转换器操作电压包含DAC和ADC两者的输入、输出、偏置点、参考、饱和的和线性的动态范围。绘图的中心是自偏置点，所述自偏置点是模拟零输入操作点(或CiAmp的模拟零输入操作点)。x轴表示放大器输入电压±与CiAmp输入不断力争的自偏置操作点电压的偏差，x轴的极端值表示输入端处的电源电压。

Y轴表示数据转换器输入和输出电压，其被分成若干不同区域，从“模拟虚拟接地”中心线开始通过自偏置点。可以看到，转移曲线是具有通过中心偏置点的非常陡的斜率的直线(表示非常高且线性的增量输出/输入电压增益)并且在“-参考”与“+参考”水平线之间保持线性。实例斜率可以表示Ci放大器(CiAmplifier)使用的10千万的电压增益。这是促进高分辨率转换步骤的线性转移区域，在所述区域内，转换过程的核心必须操作。此线性区域通常覆盖比电源电压的一半多一点。这类似于高增益反相器的转移函数斜率，但是更陡。图8a通常操作的CiAmp的前两级接近此自偏置点，在所述自偏置点处所述前两级以最大增益操作。可以在最佳自偏置点小范围外操作并且具有稍低大信号增益的是CiAmp的输出级，因为输出接近在图23的Vss和Vdd处是水平线的电源轨。放大器电压增益在转换过程中的任一步处确定放大器输出如何接近其目标电压。例如，具有目标为1伏的1百万放大器增益取代从其自偏置电压下降1微伏的放大器输入，导致放大器输出无法通过相同的1微伏达到其目标。因此，如图23描绘的，保持放大器在内部数据转换器级操作的线性区域中操作是重要的。

对于ADC应用，在“设置”时钟相位期间，模拟输入被采样到其并联输入电容器上。因为仅在采样相位中使用开关而不是放大器，所以模拟输入电压可以在电源轨之外如由正向偏置保护二极管或开关主体/良好的二极管限制的那么多来操作。这些扩展的电压电平是图23中的绘图的底部和顶部，y轴标度上是二极管标度指示符。最左边的竖直箭头指示ADC最大输入电压范围。最右边的竖直箭头指示能够实现的最大DAC输出电压。其它竖直箭头指示所选线性动态操作范围。图8a和图8b的CiAmp放大器具有通常足够的三个增益级P50a、P50b和P50c，但是可以在第二P50b与第三P50c级之间添加(未示出)如图4、图5、图6和图7中示出的附加CiFET对级以便在增大电压增益需要时增大增益。增加太多增益需要附加滚降电容，因此使放大器减慢以维持整体增益稳定性。

对于双极操作，±模拟信号摆幅约为模拟虚拟接地，并且对于单极操作，模拟零为-参考电压，其在+参考电压处具有最大值。

所有模拟电压以模拟接地90Agnd作为参考，所述模拟接地如图23中示出的最佳地位于电源电压的中点附近。通过增加CiFET结构中对NiFET强度的相对PiFET强度(图5中的更宽P沟道晶体管316和317)来粗糙地设置此自偏置电压。参考90Ref的可操作电压范围将从与信噪比可以允许的电压一样低的电压到高达从虚拟模拟接地90Agnd到最近电源电压的电压差的约80％。优选地，参考90Ref处的电压为如图23中示出的模拟接地90Agnd与最近电源电压之间的此电压差的约75％，为了可视化，所述电压在偏置CiFET转移绘图上。这留出了约电源的1/2的内部数据转换器电压摆幅。

数据转换器操作电压可以被看作单极或双极的，但是单独数据转换器片作为双极转换器内部地操作，因为其模拟电压以模拟接地Agnd 90Agnd为参考并且关于所述模拟接地对称地摆动，所述模拟接地借助于使其漏极输出连接到其栅极输入的自偏置CiFET被定位在电源电压的中点附近。操作内部动态范围从Agnd中点电压延伸到高于或低于半标度模拟接地Agnd的Ref 90Ref电压电平。DAC的输出端处的2x采样和保持放大器在需要时非常适合于将电压摆幅延伸到高达轨到轨摆幅那么多，同时在数模转换期间保持先前DAC输出电压。在DAC应用中，参考电压90Ref在其逻辑数据位输入为逻辑一时被求和到单独片转换器级输出中，并且在为逻辑零时不求和。

ADC可以具有高达电源轨之外的二极管的相对较宽的模拟输入动态范围。此过电压摆幅可以首先除以2或一些其它整数，下降到期望的ADC操作范围，如由在Agnd～中点自偏置电压电平周围摆动的-Ref到+Ref参考电压差限定。Ref与Agnd之间的差是ADC数字化到的量化电压电平。在ADC应用中，模拟输入电压仅与中点Agnd电压进行比较以便确定模拟信号是否高于或低于Agnd。此电压是基于简单反相器的电压比较器工作最好的电压。

比较器(图13a中的参考号705；图14b中的参考号705b和705c；图15a中的参考号725；以及图16b和其它相关ADC图中的参考号725b和725c)可以是针对足够增益足够长的反相器链或者如本领域通常使用的反馈数据锁存比较器。可以通过使用如图13a中示出的CiFET 600i3、600i4来增强比较器，并且为了改善比较器自偏置增益、噪声和速度性质，比较器电路可以使用如图13a中示出的前馈70ff1和70ff2通过进入iPort的电容前馈电荷/电流来加速。附加CiFET 600i2和600i3还可以通过将所有比较器高增益跳变点就位(arm)成相同的最高增益电压操作点来补充比较器精确度和速度，使得初始化的CiFET都从相同自偏置点开始。缓冲器级600i2可以提供与比较器锁存瞬变的隔离连同到锁存器600i3和600i4的小增益。开关70es3与70es4之间的定时还可以被一对反相器延迟交错以便保持锁存瞬变反馈回比较器模拟信号路径。此CiFET和前馈电路的实例作为图13a、图14b、图15a、图16b和图17b中的ADC片中的比较器被包含。因为对于任何比较操作来说比较器跳变电压总是相等，所以单独数据位比较不能与彼此区分，无论是否为模拟比较器电压输入，因此绕过(circumvent)动态范围诱发错误。任何参数或物理诱发的布局耦合错误总是在相同情况下执行，因此寄生地平衡这些错误连同消除最多电源注入的噪声。使用单个关键比较器输入电压作为重要的唯一电压电平使得比较器总是以相同方式精确地操作，从而每次都产生相同决策。可用比较器解决方案由开路增益限定并且由干扰输入信号或移动跳变点的任何瞬变限制。最清楚且最高的增益点位于电源电压中间附近的自偏置点处，在所述自偏置点处，增益处于其峰值并且寄生现象被最佳平衡。最佳比较操作总是使准确相同的跳变电压与输入电压相等。

基于中点的模拟信号处理对于CiFET增益、带宽、转换速率、对称性和其它期望的性质来说是最佳的，同时保持模拟电压远离电源以便平衡并缓解噪声注入。电源电压可以改变，但是中点仍然是如通过在同样准确的电流通过串联连接的极性iFET晶体管时对单独iFET操作阈值电压求和而得出的中点。稳态电流除了通过互补iFET之外无处可去。一个iFET电流的增大是CiFET组合的互补iFET电流的同一个增大。

CiFET放大器增益级通过将放大器输出端临时连接到其输入端并且记住作为电容器上的电荷的自偏置电压来在所述CiFET放大器增益级自己的自偏置～中点电压处便利地偏置。此自偏置电压结果是准确的稳态放大器输出电压目标，类似于差分放大器偏移稳态目标。到Agnd与到Ref的CiFET放大器(CiAmp)自偏置电压之间的瞬时差在“设置”控制时钟相位期间存储在两个不同偏移电容器上，在所述“设置”控制时钟相位处，所述瞬时差被存储用于立即包含在模拟计算中，当逻辑一或零在数据转换器片中被处理时，所述模拟计算可以包含或不包含参考电压的加法或减法。多个偏移存储电容器实现用于每级多位处理的加法或减法的多个选择，同时保持相同最佳～中点电压处的比较器跳变点。可以使用这些多个跳变点产生每级多位或闪速转换器。因为电容器电压不改变，仅在每次循环时刷新，所以非常小的电容器是有必要的，实现用于操作为闪速ADC或DAC转换器的一个或多个位片之一的实施方式。电容器乘以2n，其中n是整数，但是比较器和放大器不需要被乘。通过相同的“设置”和“使能”两相时钟生成梯形电压以便重新串联或并联连接电容器组。这仅是这些数据转换器电容器组到极限的扩展。10位(1024)闪速ADC或DAC变得实用。

在ADC中，采样电容器组在“设置”时钟相位期间从其位片输入电压被并行充电并且然后重新组装成串联/并联补充件并且与偏移电容器串联连接以便在“使能”时钟相位期间形成保持在电容器上的电压的反馈链。“使能”配置维持保留电容器精确电荷的电容器链上的高串联阻抗，因此准确电容器电压独立于绝对或相对电容值而维持。不需要匹配容差，因为每个电容器在“使能”时钟相位期间保留其准确电荷。放大器输入是电容器序列的一端上的高阻抗，然而放大器输出是另一端上的低阻抗，以便从电容器序列的另一端上的电压驱动位片输出。这意味着，除了ADC在每个“设置”到“使能”控制时钟相位处采样出1/f噪声的能力之外，在不需要任何精确零件使ADC独立于其容差漂移的情况下制造精确的ADC。

存在一种保留电容器电荷从“设置”到“使能”的例外情况，这仅在DAC位片数据转换器应用中，并且如果需要，在不需要精确或匹配的零件的情况下是容易校正的。当串联连接的DAC输入采样电容器在“使能”时钟相位期间被重新并联连接时，所述串联连接的DAC输入采样电容器具有重新分布在其间的其电荷，使得所述串联连接的DAC输入采样电容器是匹配敏感的，即使其不是大小敏感的。因为位片输入电压在DAC应用中的“采样”相位期间保持恒定，所以这些电容器可以对DAC输入电压进行重新采样以便在被并联连接之后重新调整其电压，从而影响对输入电压进行二次采样。第一样本具有重新分布并联连接的电容器之间的电荷的失配误差形式。当电容器对输入电压进行二次采样时，电荷分布误差降低到低于误差极限。此误差显著的唯一地方在最后MSB级上，在所述最后MSB级处，完整误差包含在DAC输出电压积聚中。在每个先前级中，此误差除以二。因为在二次采样期间，电容器电压不改变许多，所以它们不需要相同长度的稳定时间使数量的稳定时间常数稳定到误差范围，因此此重新采样可以在“设置”控制时钟周期内通过再次为讨论中的级计时来完成。

在控制时钟90CLK的“设置”相位期间，多个开关90ss1、90ss2、90ss3、90ss4、90ss5和90ss6、以及90es1、90es2、90es3和90es4使得将第一飞跨电容器90fc1和第二飞跨电容器90fc2与输入端Vin 90in和模拟接地90Agnd串联连接(因此，飞跨电容器90fc1和90fc2中的每一个将被充电正电压输入端90in与模拟接地90Agnd之间的采样电压的一半(在串联采样的电容器布置的电容器匹配程度上)，因此，实际上飞跨电容器90fc1和90fc2对输入端Vin 90in与模拟接地90Agnd之间的电压进行采样。当DAC 900在以下“使能”时钟相位期间采样出1/f噪声以及IC参数变化用于其取消时，所述开关进一步使CiAmps 600a通过将CiAmp 600a的输出60aout反馈回输入60ain来自偏置以便建立其瞬时操作点。所述开关还进一步使模拟接地90Agnd连接到第二偏移电容器90oc2的第一端；并且使第一参考90Ref连接到第一偏移电容器90oc1的第一端。偏置电压与模拟接地90Agnd之间的任何差将作为偏置电压存储在偏置电容器90oc2上；而偏置电压与参考电压90Ref将作为另一个偏置电压存储在偏置电容器90oc1上。

在控制时钟90CLK的“使能”相位期间，通过维持所有电容器的至少一侧上的高串联阻抗来保留飞跨电容器90fc1和90fc2上的电荷以及因此其两端的电压，并且多个开关90ss1、90ss2、90ss3、90ss4、90ss5和90ss6、以及90es1、90es2、90es3和90es4通过并联连接第一飞跨电容器90fc1和第二飞跨电容器90fc2并且进一步将并联连接的第一飞跨电容器90fc1和第二飞跨电容器90fc2串联连接到第一偏移电容器90oc1或第二偏移电容器90oc2中的任一个来引起CiAmp 600a的输出端60aout到输入端60ain的电容性耦合连接。具体地讲，CiAmp 600a的输出端60aout连接到形成DAC 900的模拟输出电压90out的第一飞跨电容器90fc1和第二飞跨电容器90fc2的第一端，并且第一飞跨电容器90fc1和第二飞跨电容器90fc2的第二端连接到第一偏移电容器90oc1或第二偏移电容器90oc2中的任一个的第一端(因此串联)以基于数据90Data上的值选择性地在其上添加偏移电压。因此，实际上，连接结构与飞跨电容器90fc1和90fc2的这种重新布置提供了跨过其的采样电压的整数除法(即，/2)，根据数据90Data选择性地(在偏移电容器90oc1或90oc2中的任一个上)添加所选偏移电压。就此而言，优选地，开关90ds是双向开关，根据数据线90Data的值选择性地将第一飞跨电容器90fc1和第二飞跨电容器90fc2的第二端连接到第一偏移电容器90oc1的第一端或第二偏移电容器90oc2的第一端。在本发明的进一步优选实施例中，可以基于数据线90Data上的二进制输入数，即“0”或“1”的位值通过双向开关90ds作出这种选择。例如，当数据90Data上的位值为“0”时，双向开关90ds连接到第二偏移电容器90oc2；而当数据90Data上的位值为“1”时，双向开关90ds连接到第一偏移电容器90oc1。

所得输出电压是输入端处的采样电压的一半；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三分之一(1/3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

图10a和图10b示出了本发明的可扩展逐次逼近数模转换器(DAC)910的示意图，包括如图9a或图9b示出的两个位片紧凑DAC 900b和900c。两个位片紧凑DAC 900b和900c串联连接在一起，而DAC 900c的输出端Vout 900cout被反馈回第一位片ADC 900b的输入端Vin 900bin。时钟910CLK被直接馈送到第一DAC 900b的时钟900bCLK。时钟910CLK通过反相器910Inv反相并且馈送到第二位片DAC 900c的时钟900cCLK以提供180°控制相移/其间的差。

DAC 910接收模拟接地910Agnd、参考电压910Ref、数据位流910data以及控制信号/时钟910CLK，以控制DAC 910内的各种部件，包含第一位片DAC 900b和第二位片DAC 900c。

DAC 910的转换步长尺寸由参考电压910Ref与模拟接地910Agnd之间的电压差表示。参考910Ref的可操作电压在模拟虚拟接地处接地，且其幅度范围从信号噪声比可能允许的低电压，到非线性变得显著的电压电源的约40％。取决于电容器的使用方式，参考电压可以是正的也可以是负的。优选地，参考910Ref处的电压约为电源电压的30％(模拟接地电压在接近电源电压的20％处浮动)，如图23所示。

第一位片DAC 900b包含CiAmp 600b，并且包括两个飞跨电容器：第一飞跨电容器91fc1和第二飞跨电容器91fc2，以及两个偏移电容器：第一偏移电容器91oc1和第二偏移电容器91oc2，所述偏移电容如前所述连接到CiAmp 600b的输入端60bin。DAC 900进一步包含能够使用重复地交替“设置”相位和“使能”相位的控制信号/时钟910CLK/900bCLK操作的多个开关，包含在控制时钟910CLK/900bCLK的“设置”相位期间闭合的“设置”开关91ss1、91ss2、91ss3、91ss4、91ss5和91ss6；以及在控制时钟910CLK/900bCLK的“使能”相位期间闭合的“使能”开关91es1、91es2、91es3和91es4。DAC 900b进一步包括初始化开关91is1和初始化开关91is2，它们在飞跨电容器91fc1和飞跨电容器91fc2上工作，以通过缩短飞跨电容器91fc1和飞跨电容器91fc2中的每一个的第一端和第二端来确保数据转换开始时的“零”电荷或电压。在初始化相位期间，初始化开关91is1和初始化开关91is2(具有，例如，附加部件(未示出))可以可选地将飞跨电容器91fc1和飞跨电容器91fc2的第一端连接到模拟参考910Ref并将飞跨电容器91fc1和飞跨电容器91fc2的第二端连接到模拟接地910Agnd，用于包含到最终DAC输出电压的半数据数偏移。在这方面，如果飞跨电容器91fc1和飞跨电容器91fc2通过连接到参考910Ref而初始化，则在最终DAC输出端910out中的半步长数据值偏移，使得量化步长以预期数据值/电压为中心，而不是预期数据电压的输出。

第二位片DAC 900c包含CiAmps 600c，并且包括两个飞跨电容器：第一飞跨电容器92fc1和第二飞跨电容器92fc2，以及两个偏移电容器：第一偏移电容器92oc1和第二偏移电容器92oc2。电容器中的每一个具有第一端和第二端。第一偏移电容器92oc1和第二偏移电容器92oc2的第二端连接到CiAmp 600c的输出端60cin。DAC 900c进一步包含能够使用重复地交替“使能”相位和“设置”相位的控制信号/时钟反相的910CLK或900cCLK操作的多个开关，包含在控制时钟910CLK(或时钟900cCLK的“设置”相位)的“使能”相位期间闭合的“设置”开关92ss1、92ss2、92ss3、92ss4、92ss5和92ss6；以及在控制时钟910CLK(或时钟900cCLK的“使能”相位)的“设置”相位期间闭合的“使能”开关92es1、92es2、92es3和92es4。

DAC 910处理来自最低有效位的数据；第一位片DAC 900b处理来自最低有效位的奇数位，第二位片DAC 900c处理第二最低有效位的偶数位。

DAC 910将首先经历初始化相位，其中初始化开关91is1和初始化开关91is2使得飞跨电容器91fc1和飞跨电容器91fc2放电或“零”电压。然后，控制时钟910CLK进入相反的“使能”相位，以便通过来自第一位片900b处的数据910data的奇数位数据910od处理数据的第一最低有效位(或第一奇数位)。

在控制时钟910CLK/900bCLK的第一“设置”相位期间，设置开关中的一个，即91ss1，保持断开，以避免接受来自Vout 900cout的Vin 900bin的输入，因此实际上，它防止第一位片DAC 900b的飞跨电容器91fc1和飞跨电容器91fc2参考来自第二DAC 900c的Vout 900cout。

然后，控制时钟910CLK/900bCLK进入第一位片DAC 900b的“使能”相位，因此，时钟900cCLK处于“设置”相位，第二DAC 900c通过来自数据910data的偶数位数据910ed开始处理数据的第二最低有效位(或第一偶数位)，同时通过来自第一级DAC 900b的输出Vout 900bout接收最终输出。如上所述，第一级位片900b在Vin 900bin处提供采样电压的整数除法(即，/2)，在奇数位910od到数据900bData的位值为“1”时添加半标度参考910Ref电压，而在值为“0”时不添加电压。

此后，控制时钟910CLK进入随后的“设置”阶段，因此，第二位片DAC 900c的“使能”相位，第二位片DAC 900c在Vin 900cin处提供采样电压的整数除法(即，/2)，并且在偶数位数据910ed到数据900cData的位值为“1”时添加半标度参考910Ref电压，而在值为“0”时不添加电压。然后，来自第二级DAC 900c的输出端Vout 900cout处的所得电压通过开关91ss1反馈回第一级DAC 900b的输入端Vin 900bin(处于“设置”相位)以开始处理数据900bData到来自数据910data的奇数据910od的第三最低有效位(或第二奇数位)；之后进一步，控制时钟910CLK进入“使能”相位，输出Vout 900bout然后被馈送到第二级DAC 900c(其是“设置”相位)以便开始处理数据900cData到来自数据910data的偶数数据910ed的第四最低有效位(或第二偶数位)，所述输出是Vin 900bin处的采样电压的整数除法(即/2)，在奇数位数据910od到数据900cData的位值为“1”时加上参考910Ref的半标度或者在值为“0”时不加电压。

所得输出电压是输入端处的采样电压的一半；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三分之一(1/3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

以上提及的过程可以重复直到整个数据位被处理以在输出端910out处产生逐次逼近电压输出。

图17a和图17b示出了本发明的流水线DAC 960的示意图，包括如图9a或图9b中示出的用于处理4位加半位偏移数据的四(4)个位片紧凑DAC 900e、900f、900g和900h。DAC 960接收模拟接地960Agnd、参考电压960Ref、数据位流960data和用于控制DAC 960内的各种部件的控制信号960CLK。在本发明的优选实施例中，时钟960CLK被直接馈送以操作用于处理“奇数”位的位片紧凑DAC 900e和900g，并且时钟960CLK通过反相器960inv反相并且被馈送以控制/操作用于处理“偶数”位的位片紧凑DAC 900f和900h。虽然附图示出了四(4)位DAC，但是显而易见的是，这些级中的许多级可以根据需要串联连接在一起，从而形成可扩展数据转换器。级数、电容器的大小、本底噪声以及时钟速度限制任何给定IC过程的分辨率，但数据转换器跨IC过程节点高度可扩展。

可以包含一些设计考虑以增大这些限制，如电压缩放和具有减少的关断电荷注入的专用外部电压开关、以及对模拟电压输入进行二次采样以消除仅用于分开操作的串联采样使用的飞跨电容器上的匹配要求。

第一DAC位片900e包含CiAmp 600g1并且包括两个飞跨电容器：第一飞跨电容器96fc1和第二飞跨电容器96fc2，以及两个偏移电容器：第一偏移电容器96oc1和第二偏移电容器96oc2。电容器中的每一个具有第一端和第二端。第一偏移电容器96oc1和第二偏移电容器96oc2的第二端连接到CiAmp 600g1的输入端60g1in。DAC 900e进一步包含能够使用重复地交替“设置”相位和“使能”相位的控制信号/时钟900eCLK操作的多个开关，包含在控制时钟的“设置”相位期间闭合的“设置”开关96ss1、96ss2、96ss3、96ss4和96ss5；以及在控制时钟900eCLK的“使能”相位期间闭合的“使能”开关96es1、96es2、96es3和96es4。DAC 960进一步包括两个双向开关或数据开关960ds0和960ds1，数据开关960ds0在控制时钟900eCLK的“设置”相位期间根据数据流960data的偏移控制位960OS上的数据值(用于1/2步长偏移控制)操作，而数据开关960ds1在控制时钟900eCLK的“使能”相位期间根据数据流960data的位1 960B1上的数据值操作以选择哪个偏移电容器96oc1或96oc2包含在放大器反馈中。

第二DAC位片900f包含CiAmp 600g2并且包括两个飞跨电容器：第一飞跨电容器97fc1和第二飞跨电容器97fc2，以及两个偏移电容器：第一偏移电容器97oc1和第二偏移电容器97oc2。电容器中的每一个具有第一端和第二端。第一偏移电容器97oc1和第二偏移电容器97oc2的第二端连接到CiAmp 600g2的输入端60g2in。DAC 900f进一步包含能够使用重复地交替“设置”相位和“使能”相位的控制信号/时钟900fCLK操作的多个开关，包含在控制时钟900fCLK的“使能”相位期间闭合的“设置”开关97ss1、97ss2、97ss3、97ss4、97ss5和97ss6；以及在控制时钟900fCLK的“设置”相位期间闭合的“使能”开关97es1、97es2、97es3和97es4。第二DAC 900f进一步包括数据开关960ds2，所述数据开关将在控制时钟900fCLK的“使能”相位期间并且根据数据流960data的位2 960B2上的数据值来操作。

第三DAC位片900g包含CiAmps 600g3并且包括两个飞跨电容器：第一飞跨电容器98fc1和第二飞跨电容器98fc2，以及两个偏移电容器：第一偏移电容器98oc1和第二偏移电容器98oc2。电容器中的每一个具有第一端和第二端。第一偏移电容器98oc1和第二偏移电容器98oc2的第二端连接到CiAmp 600g3的输出端60g3in。第三DAC 900g进一步包含能够使用重复地交替“设置”相位和“使能”相位的控制信号/时钟900gCLK操作的多个开关，包含在控制时钟900gCLK的“设置”相位期间闭合的“设置”开关98ss1、98ss2、98ss3、98ss4、98ss5和98ss6；以及在控制时钟900gCLK的“使能”相位期间闭合的“使能”开关98es1、98es2、98es3和98es4。第三DAC 900g进一步包括数据开关960ds3，所述数据开关将在控制时钟900gCLK的“使能”相位期间并且根据数据流960data的位3 960B3上的数据值来操作。

第四DAC位片900h包含CiAmps 600g4并且包括两个飞跨电容器：第一飞跨电容器99fc1和第二飞跨电容器99fc2，以及两个偏移电容器：第一偏移电容器99oc1和第二偏移电容器99oc2。电容器中的每一个具有第一端和第二端。第一偏移电容器99oc1和第二偏移电容器99oc2的第二端连接到CiAmp 600g4的输出端60g4in。DAC 900h进一步包含能够使用重复地交替“设置”相位和“使能”相位的控制信号/时钟900hCLK操作的多个开关，包含在控制时钟900hCLK的“使能”相位期间闭合的“设置”开关99ss1、99ss2、99ss3、99ss4、99ss5和99ss6；以及在控制时钟900hCLK的“设置”相位期间闭合的“使能”开关99es1、99es2、99es3和99es4。DAC 900h进一步包括数据开关960ds4，所述数据开关将在控制时钟900hCLK的“使能”相位期间并且根据数据流960data的位4 960B4上的数据值来操作。

在DAC 960的操作期间，数据流960data的偏移控制位960OS和最低有效位900B1在控制时钟900eCLK(960CLK)的第一循环期间在第一级DAC 900e处被处理。如之前描述的，当从控制时钟900eCLK(960CLK)的“设置”相位进入“使能”相位时，根据数据900eData到数据流960data处的最低有效位960B1的值，第一DAC 900e在值960B1为“1”时将半标度参考电压960Ref添加到其输入电压900ein的整数除法(即/2)。

所得输出电压是输入端处的采样电压的一半；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三分之一(1/3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

当第二级DAC 900f处于控制时钟900fCLK(反相控制时钟960CLK)的“设置”相位时，第一级DAC 900e在输出端900eout处产生的电压将传递到第二级DAC 900f的输入端900fin。第二级DAC 900f进一步处理来自数据流960data的数据900fData的位2 900B2。当其从时钟900fCLK(时钟960CLK的反相)的“设置”相位进入“使能”相位时，根据数据900fData到数据960data处的第二最低有效位或第一偶数位960B2的值，第二DAC 900f在值960B2为“1”时将参考电压960Ref的半标度添加到其除以/2输入电压900fin或者在值为“0”时不添加电压。

当控制时钟900gCLK(960CLK)处于“设置”相位时，第二级DAC 900f在输出端900fout处产生的电压将传递到第三级DAC 900g的输入端900gin。第三级DAC 900g进一步处理来自数据流960data的数据900gData的位3 900B3。当其从时钟900gCLK(960CLK)的“设置”相位进入“使能”相位时，根据数据900gData到数据960data处的第三最低有效位或第二最低奇数位960B3的值，第三DAC 900g在值960B3为“1”时将参考电压960Ref添加到其除以/2输入电压900gin或者在值为“0”时不添加电压。

当第四级控制时钟900hCLK(时钟960CLK的反相)处于“设置”相位时，第三级DAC 900g在输出端900gout处产生的电压将传递到第四级DAC 900h的输入端900hin。第四级DAC 900h处理来自数据流960data的数据900hData的位4 900B4。当其从时钟900hCLK(时钟960CLK的反相)的“设置”相位进入“使能”相位时，根据数据900gData到数据960data处的最高有效位或第二最低偶数位960B4的值，第四DAC 900h在值960B4为“1”时将参考电压960Ref添加到其除以/2输入电压900hin或者在值为“0”时不添加电压。来自第四DAC 900h的输出900hout是流水线DAC 960的输出960out。

图11a和图11b示出了本发明的高精度差分数模转换器(DAC)930的位片的示意图。类似于图9a和图9b中所示出的位片DAC，DAC 930将是用于构建将在下文详细讨论的可扩展逐次逼近DAC和流水线DAC的构建块。

除了数据控制输入端930Data之外，电路930包含含有第一CiAmp 600d1和第二CiAmp 600d2的两个CiAmp、正电压输入端930in+、负电压输入端930in-、模拟接地930Agnd、参考930Ref、控制时钟930CLK、正电压输出端930out+和负电压输出端930out-。电路930进一步包含针对第一CiAmp 600d1的包含第一飞跨电容器93fc1和第二飞跨电容器93fc2的两个飞跨电容器、包含第一偏移电容器93oc1和第二偏移电容器93oc2的两个偏移电容器；以及针对第二CiAmp 600d2的包含第三飞跨电容器93fc3和第四飞跨电容器93fc4的另外两个飞跨电容器和包含第三偏移电容器93oc3和第四偏移电容器93oc4的另外两个偏移电容器。所述电容器中的每一个具有第一端和第二端。第一偏移电容器93oc1和第二偏移电容器93oc2的第二端连接到第一CiAmp 600d1的输入端60d1in，并且第三偏移电容器93oc3和第四偏移电容器93oc4的第二端连接到第二CiAmp 600d2的输入端60d2in。电路930进一步包含多个开关，所述多个开关可使用重复交替“设置”和“使能”相位的控制信号时钟930CLK操作，所述多个开关包含在控制时钟930CLK的“设置”相位期间闭合的“设置”开关93ss1、93ss2、93ss3、93ss4、93ss5、93ss6、93ss7、93ss8、93ss9、93ss10和93ss11；以及在控制时钟930CLK的“使能”相位期间闭合的“使能”开关93es1、93es2、93es3、93es4、93es5、93es6、93es7和93es8以及数据控制的双极开关93ds1和93ds2。

在控制时钟930CLK的“设置”相位期间，多个开关93ss1、93ss2、93ss3、93ss4、93ss5、93ss6、93ss7、93ss8、93ss9、93ss10和93ss11以及93es1、93es2、93es3、93es4、93es5、93es6、93es7和93es8致使连接与正电压输入端930in+和负电压输入端930in-串联的飞跨电容器93fc1、93fc2、93fc3和93fc4，从而使得它们对模拟差分电压进行采样。通过使输出端60d1out馈回第一CiAmp 600d1的输入端60d1in并且使输出端60d2out馈回第二CiAmp 600d2的输入端60d2in，所述多个开关进一步使第一CiAmp 600d1和第二CiAmp 600d2自偏置，以便随着其抽出1/f噪声和IC参数变化的样本来建立其自身瞬时操作点。所述多个开关又进一步使模拟接地930Agnd连接到第二偏移电容器93oc2和第四偏移电容器93oc4的第一端；并且使参考930Ref连接到第一偏移电容器93oc1和第三偏移电容器93oc3的第一端。相应地，CiAmp 600d1的偏置电压与模拟接地930Agnd之差将被存储在第二偏移电容器93oc2上；并且CiAmp 600d2的偏置电压与模拟接地930Agnd之差将被存储在第四偏移电容器93oc4上作为偏移电压；而CiAmp 600d1的偏置电压与参考930Ref之差被存储在第一偏移电容器93oc1上；并且CiAmp 600d2的偏置电压与参考930Ref之差被存储在第三偏移电容器93oc3上。放大器连同它们的瞬时噪声电压的所有参数变化还被存储在包含的它们的对应偏移电容器上，以便在接下来的“使能”时钟相位期间被立即抵消。这抵消了来自模拟信号路径的主导较低频1/f噪声。

在控制时钟930CLK的“使能”相位期间，通过维持高串联阻抗来保持所有电容器93fc1、93fc2、93fc3、93fc4和93oc1、93oc2、93oc3、93oc4上的电荷以保留它们的采样电压，并且多个开关93ss1、93ss2、93ss3、93ss4、93ss5、93ss6、93ss7、93ss8、93ss9、93ss10和93ss11以及93es1、93es2、93es3、93es4、93es5、93es6、93es7和93es8致使通过以下操作将CiAmp 600d1的输出端60d1out电容耦合到输入端60d1in：并联连接第一飞跨电容器93fc1和第二飞跨电容器93fc2；将输出端60d1out连接到第一飞跨电容器93fc1和第二飞跨电容器93fc2的第一端；以及将第一飞跨电容器93fc1和第二飞跨电容器93fc2的第二端串联连接到第一偏移电容器93oc1或第二偏移电容器93oc2的第一端；并且通过以下操作将CiAmp 600d2的输出端60d2out电容耦合到其输入端60d2in：并联连接第三飞跨电容器93fc3和第四飞跨电容器93fc4；将输出端60d2out连接到第三飞跨电容器93fc3和第四飞跨电容器93fc4的第一端；以及将第三飞跨电容器93fc3和第四飞跨电容器93fc4的第二端串联连接到第三偏移电容器93oc3或第二偏移电容器93oc4的第一端。

具体地讲，CiAmp 600d1的输出端60d1out连接到形成DAC 930的模拟输出端+电压930out+的第一飞跨电容器93fc1和第二飞跨电容器93fc2的第一端，并且第一飞跨电容器93fc1和第二飞跨电容器93fc2的第二端连接到第一偏移电容器93oc1或第二偏移电容器93oc2(因此串联)中的任一个的第一端以基于数据930Data上的值选择性地在其上添加偏移电压。因此，实际上，连接结构与飞跨电容器93fc1和93fc2的这种重新布置提供了跨过其的采样电压的整数除法(即，/2)，根据数据930Data选择性地(在偏移电容器93oc1或93oc2中的任一个上)添加所选偏移电压。

类似地，CiAmp 600d2的输出60d2out连接到形成DAC 930的模拟输出端-电压930out-的第三飞跨电容器93fc3和第四飞跨电容器93fc3的第一端，并且第三飞跨电容器93fc3和第四飞跨电容器93fc4的第二端连接到第三偏移电容器93oc3或第四偏移电容器93oc4(因此串联)中的任一个的第一端以基于数据930Data上的值选择性地在其上添加偏移电压。因此，实际上，连接结构与飞跨电容器93fc3和93fc4的这种重新布置提供了跨过其的采样电压的整数除法(即，/2)，根据数据930Data选择性地(在偏移电容器93oc3或93oc4中的任一个上)添加所选偏移电压。

就此而言，一些使能开关，即93ds1和93ds2，优选地是双向开关以取决于数据930Data上呈现的值选择性地将第一飞跨电容器93fc1和第二飞跨电容器93fc2以及第三飞跨电容器93fc3和第四飞跨电容器93fc4的第二端连接到第一偏移电容器93oc1或第二偏移电容器93oc2的第一端或第三偏移电容器93oc3或第四偏移电容器93oc4的第一端。

所得输出电压是输入端处的采样电压的一半；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三分之一(1/3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

图12a和图12b示出了本发明的可扩展逐次逼近差分DAC 940的示意图，所述可扩展逐次逼近差分DAC包含第一级位片差分DAC 930a和第二级位片差分DAC 930b，所述第一级位片差分DAC和所述第二级位片差分DAC中的每一个与图11a和图11b中示出为DAC 930的位片差分DAC相同。差分DAC 940接收数据940data、参考940Ref、模拟接地940Agnd、控制时钟940CLK、初始化信号940init并且提供差分电压输出端940out+和940out-。

位片DAC 930a和930b各自包含两个CiAmp，即，针对DAC 930a的第一CiAmp 600e1和第二CiAmp 600e2以及针对DAC 930b的第一CiAmp 600f1和第二CiAmp 600f2。

位片DAC 930a进一步包含针对第一CiAmp 600e1的包含第一飞跨电容器94fc1和第二飞跨电容器94fc2的两个飞跨电容器和包含第一偏移电容器94oc1和第二偏移电容器94oc2的两个偏移电容器；以及针对第二CiAmp 600e2的包含第三飞跨电容器94fc3和第四飞跨电容器94fc4的另外两个飞跨电容器和包含第三偏移电容器94oc3和第四偏移电容器94oc4的另外两个偏移电容器。

类似地，位片DAC 930b进一步包含针对第一CiAmp 600f1的包含第一飞跨电容器95fc1和第二飞跨电容器95fc2的两个飞跨电容器和包含第一偏移电容器95oc1和第二偏移电容器95oc2的两个偏移电容器；以及针对第二CiAmp 600f2的包含第三飞跨电容器95fc3和第四飞跨电容器95fc4的另外两个飞跨电容器和包含第三偏移电容器95oc3和第四偏移电容器95oc4的另外两个偏移电容器。

所述电容器中的每一个具有第一端和第二端。第一偏移电容器94oc1和第二偏移电容器94oc2的第二端连接到第一CiAmp 600e1的输入端60e1in，并且第三偏移电容器94oc3和第四偏移电容器94oc4的第二端连接到第二CiAmp 600e2的输入端60e2in。

类似地，第一偏移电容器95oc1和第二偏移电容器95oc2的第二端连接到第一CiAmp 600f1的输入端60f1in，并且第三偏移电容器95oc3和第四偏移电容器95oc4的第二端连接到第二CiAmp 600f2的输入端60f2in。

第一位片差分DAC 930a进一步包含多个开关，所述多个开关可使用重复交替“设置”和“使能”相位的控制信号/时钟940CLK操作，所述多个开关包含在控制时钟940CLK的“设置”相位期间闭合的“设置”开关94ss1、94ss2、94ss3、94ss4、94ss5、94ss6、94ss7、94ss8、94ss9、94ss10和94ss11；以及在控制时钟940CLK的“使能”相位期间闭合的“使能”开关94es1、94es2、94es3、94es4、94es5、94es6、94es7和94es8。

第二位片差分DAC 930b进一步包含多个开关，所述多个开关可使用重复交替“设置”和“使能”相位的控制信号/时钟940CLK操作，所述多个开关包含在控制时钟940CLK的“使能”相位期间闭合的“设置”开关95ss1、95ss2、95ss3、95ss4、95ss5、95ss6、95ss7、95ss8、95ss9、95ss10和95ss11；以及在控制时钟940CLK的“设置”相位闭合的“使能”开关95es1、95es2、95es3、95es4、95es5、95es6、95es7和95es8。

在本发明的优选实施例中，控制时钟940CLK的反相被馈送到第二位片差分DAC 930b，从而使得第一DAC 930a的控制定时和第二DAC 930b的控制定时不同步。在本发明的优选实施例中，第一DAC 930a与第二DAC 930b之间的相位差偏移180°。

DAC 940的数模转换的步长可以由模拟接地940Agnd与参考940Ref之间的电压差确定。参考940Ref的电压范围可以在从信噪比可能允许的尽可能低的电压到高达约40％的电源电压的范围内。任选地，25％的电源电压被供应到参考940Ref。

转换的数据940data通常具有偶数位长，所述偶数位长将模拟输出定位在偶数级输出端处，并且时钟循环的数量限定二进制分辨率，所述二进制分辨率在参数上受数据转换器性能极限限制，包含线性、偏移和噪声。当在较大内部模拟电压期间接近电源轨操作时，双重放大器差分构型使动态范围加倍并且有差别地抵消最大非线性并且从开关关断偏移。当期望轨到轨输出时，由于最终2x输出样本和保持放大器(未示出)是另一个数据转换器位片，因此其是一个可比得上的方法。

参照图12b，在DAC 940的初始化相位期间，初始化940init致使操作初始化开关94is1、94is2、94is3和94is4并且使飞跨电容器94fc1、94fc2、94fc3和94fc4放电到零电压。

参照图12a，任选地，初始化开关940is1和940is2可以被提供并且使输入端Vin+930ain+和输入端Vin-930ain-在初始化相位940init期间连接到模拟接地940Agnd。在控制时钟940CLK的随后“设置”相位期间，初始化开关940is1和940is2操作以将来自第二位片DAC 930b的输出端Vout+930bout+和来自输出端Vout-930bout-的反馈提供给输入端Vin+930ain+。

在DAC 940的初始化相位之后的控制时钟930aCLK/940CLK的第一“设置”相位，第一位片DAC 930a转换来自数据930adata处的数据流940data的最低有效位(或第一奇数位)940od。

随着时钟930aCLK/940CLK进入“使能”相位，根据数据930adata处的最低有效位940od的值，第一位片DAC 930a在Vin+930ain+和Vin-930ain-处提供采样电压的整数除法(即，/2)，在值为“1”时添加半标度的参考电压930aRef；或者在值为“0”时添加零；在如前所述的Vout+930aout+和Vout-930aout-处。由于时钟930bCLK(通过反相器940Inv使时钟940CLK反相)进入“设置”相位，因此第二位片DAC 930b开始通过数据930bdata处的数据流940data处理第一偶数位940ed并且对输入端930bin+和930bin-处的输出电压930aout+和930aout-进行采样。

然后，时钟940CLK进入“设置”相位，时钟930bCLK进入“使能”相位，因此第二位片DAC 930b在Vin+930bin+和Vin-930bin-处提供采样电压的整数除法(即，/2)，在值为“1”时添加半标度的参考电压930bRef；或者在值为“0”时添加零；在如前所述的Vout+930bout+和Vout-930bout-处。然后，通过Vin+930ain+和Vin-930ain-处的第一位片DAC 930a对在输出端Vout+930bout+和Vout-930bout-处所产生的电压进行采样，同时第一位片DAC 930a开始处理来自数据930adata处的数据流940data的第二奇数位940od。

所得输出电压是输入端处的采样电压的一半；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三分之一(1/3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

所述过程重复直到数据940data上的所有位由DAC 940处理，并且在输出端+940out+和输出端-940out-处提供所得电压。

图18a和图18b示出了本发明的使用偏移控制的四位流水线差分DAC 9A0的示意图，所述四位流水线差分DAC包含第一级位片差分DAC 930c1、第二级位片差分DAC 930c2、第三级位片DAC 930c3以及第四级位片差分DAC 930c4。差分DAC 9A0接收数据9A0data、参考9A0Ref、模拟接地9A0Agnd、控制时钟9A0CLK并且提供差分电压输出端9A0out+和9A0out-。

在本发明的优选实施例中，时钟9A0CLK被直接馈送以操作用于处理“奇数”位的第一位片紧凑型DAC 930c1和第三位片紧凑型DAC 930c3，并且时钟9A0CLK通过反相器9A0inv反相并且被馈送以控制/操作用于处理“偶数”位的第二位片紧凑型DAC 930c2和第四位片紧凑型DAC 930c4。虽然附图示出了四(4)位DAC，但是显而易见的是，这些级中的许多级可以根据需要串联连接在一起，从而形成可扩展数据转换器。级数、电容器的大小、本底噪声以及时钟速度限制任何给定IC过程的分辨率，但数据转换器跨IC过程节点高度可扩展。可以包含一些设计考虑以增大这些限制，如电压缩放和具有减少的关断电荷注入的专用外部电压开关、以及对模拟电压输入进行双重采样以消除仅用于分开操作的串联采样使用的飞跨电容器上的匹配要求。

位片DAC 930c1、930c2、930c3和930c4各自包含两个CiAmp，即，针对DAC 930c1的第一CiAmp 600h1和第二CiAmp 600h2；针对DAC 930c2的第一CiAmp 600h3和第二CiAmp 600h4；针对DAC 930c3的第一CiAmp 600h5和第二CiAmp 600h6；以及针对DAC 930c4的第一CiAmp 600h7和第二CiAmp 600h8。

第一位片DAC 930c1进一步包含针对第一CiAmp 600h1的包含第一飞跨电容器9Afc1和第二飞跨电容器9Afc2的两个飞跨电容器和包含第一偏移电容器9Aoc1和第二偏移电容器9Aoc2的两个偏移电容器；以及针对第二CiAmp 600h2的包含第三飞跨电容器9Afc3和第四飞跨电容器9Afc4的另外两个飞跨电容器和包含第三偏移电容器9Aoc3和第四偏移电容器9Aoc4的另外两个偏移电容器。所述电容器中的每一个具有第一端和第二端。第一偏移电容器9Aoc1和第二偏移电容器9Aoc2的第二端连接到第一CiAmp 600h1的输入端60h1in，并且第三偏移电容器9Aoc3和第四偏移电容器9Aoc4的第二端连接到第二CiAmp 600h2的输入端60h2in。

第二位片DAC 930c2进一步包含针对第一CiAmp 600h3的包含第一飞跨电容器9Bfc1和第二飞跨电容器9Bfc2的两个飞跨电容器和包含第一偏移电容器9Boc1和第二偏移电容器9Boc2的两个偏移电容器；以及针对第二CiAmp 600h4的包含第三飞跨电容器9Bfc3和第四飞跨电容器9Bfc4的另外两个飞跨电容器和包含第三偏移电容器9Boc3和第四偏移电容器9Boc4的另外两个偏移电容器。所述电容器中的每一个具有第一端和第二端。第一偏移电容器9Boc1和第二偏移电容器9Boc2的第二端连接到第一CiAmp 600h3的输入端60h3in，并且第三偏移电容器9Boc3和第四偏移电容器9Boc4的第二端连接到第二CiAmp 600h4的输入端60h2in。

第三位片DAC 930c3进一步包含针对第一CiAmp 600h5的包含第一飞跨电容器9Cfc1和第二飞跨电容器9Cfc2的两个飞跨电容器和包含第一偏移电容器9Coc1和第二偏移电容器9Coc2的两个偏移电容器；以及针对第二CiAmp 600h6的包含第三飞跨电容器9Cfc3和第四飞跨电容器9Cfc4的另外两个飞跨电容器和包含第三偏移电容器9Coc3和第四偏移电容器9Coc4的另外两个偏移电容器。所述电容器中的每一个具有第一端和第二端。第一偏移电容器9Coc1和第二偏移电容器9Coc2的第二端连接到第一CiAmp 600h5的输入端60h5in，并且第三偏移电容器9Coc3和第四偏移电容器9Coc4的第二端连接到第二CiAmp 600h6的输入端60h6in。

第四位片DAC 930c4进一步包含针对第一CiAmp 600h7的包含第一飞跨电容器9Dfc1和第二飞跨电容器9Dfc2的两个飞跨电容器和包含第一偏移电容器9Doc1和第二偏移电容器9Doc2的两个偏移电容器；以及针对第二CiAmp 600h8的包含第三飞跨电容器9Dfc3和第四飞跨电容器9Dfc4的另外两个飞跨电容器和包含第三偏移电容器9Doc3和第四偏移电容器9Doc4的另外两个偏移电容器。所述电容器中的每一个具有第一端和第二端。第一偏移电容器9Doc1和第二偏移电容器9Doc2的第二端连接到第一CiAmp 600h7的输入端60h7in，并且第三偏移电容器9Doc3和第四偏移电容器9Doc4的第二端连接到第二CiAmp 600h8的输入端60h8in。

差分流水线DAC 9A0进一步包含多个开关，所述多个开关可使用重复交替“设置”和“使能”相位的控制信号/时钟9A0CLK操作，所述多个开关包含在对应控制时钟930c1CLK、930c2CLK、930c3CLK或930c4CLK的“设置”相位期间闭合/操作的“设置”开关9A0ds1；9Ass1、9Ass2、9Ass3、9Ass4、9Ass5、9Ass6、9Ass7、9Ass8、9Ass9和9Ass10；9Bss1、9Bss2、9Bss3、9Bss4、9Bss5、9Bss6、9Bss7、9Bss8、9Bss9、9Bss10和9Bss11；9Css1、9Css2、9Css3、9Css4、9Css5、9Css6、9Css7、9Css8、9Css9、9Css10和9Css11；以及9Dss1、9Dss2、9Dss3、9Dss4、9Dss5、9Dss6、9Dss7、9Dss8、9Dss9、9Dss10和9Dss11；以及在对应控制时钟930c1CLK、930c2CLK、930c3CLK或930c4CLK的“使能”相位期间闭合/操作的“使能”开关9Ads2和9Ads3；9Bds1和9Bds2；9Cds1和9Cds2；9Dds1和9Dds2；9Aes1、9Aes2、9Aes3、9Aes4、9Aes5、9Aes6、9Aes7和9Aes8；9Bes1、9Bes2、9Bes3、9Bes4、9Bes5、9Bes6、9Bes7和9Bes8；9Ces1、9Ces2、9Ces3、9Ces4、9Ces5、9Ces6、9Ces7和9Ces8；以及9Des1、9Des2、9Des3、9Des4、9Des5、9Des6、9Des7和9Des8。

DAC 9A0的数模转换的步长可以基于在相对于模拟接地9A0Agnd的参考9A0Ref处呈现的电压确定。在本发明的优选实施例中，步长由参考电压9A0Ref与模拟接地9A0Agnd之差确定。参考9A0Ref的电压范围可以在从信噪比可能允许的尽可能低的电压到约85％的电源电压的范围内。任选地，25％的电源电压被供应到相对于9A0Agnd的参考9A0Ref。

用于转换的数据9A0data是具有偏移控制位的四位长度。

在操作中，DAC 9A0将在控制时钟9A0CLK/930c1CLK的第一循环的“设置”相位期间经历以下操作：通过采样处理在其输入端Vin+930c1in+处的偏移控制位9A0OS；如果偏移控制位9A0OS的值为“1”，则处理参考9A0Ref，或者如果所述值为“0”，则处理模拟接地9A0Agnd，并且在第一级DAC 930c1处理数据流9A0data的位1 9A0B1以在控制时钟9A0CLK/930c1CLK的接下来的“使能”相位期间在输出端930c1out+和930c1out-上从所述第一级产生所得电压，所述所得电压是930c1in+与930c1in-之间的输入电压的整数除法(即，/2)，在数据值930c1data/9A0B1为“1”时添加半标度的ref 930c1Ref，或者如果相反，则添加“零”。

所得输出电压是输入端处的采样电压的一半；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三分之一(1/3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

在控制时钟9A0CLK/930c1CLK的“使能”相位期间(因此，时钟930c2CLK的“设置”相位(时钟9A0CLK的反相))，DAC 9A0进一步使第二位片DAC 930c2对在其输入端Vin+930c2in+和Vin-930c2in-处从第一级DAC 930c1产生的电压930c1out+和930c1out进行采样，并且在第二级DAC 930c2处理数据流9A0data的位2 9A0B2以在控制时钟930c2CLK的接下来的“使能”相位期间(时钟9A0CLK的反相)在输出端930c2out+和930c2out-上从所述第二级产生所得电压。

在控制时钟9A0CLK/930c3CLK的随后“设置”相位期间(因此，时钟930c2CLK的“使能”相位(时钟9A0CLK的反相))，DAC 9A0使第三位片DAC 930c3对在其输入端Vin+930c3in+和Vin-930c3in-处从第二级DAC 930c2产生的电压930c2out+和930c2out-进行采样，并且在第三级DAC 930c3处理数据流9A0data的位3 9A0B3以在控制时钟9A0CLK/930c3CLK-的接下来的“使能”相位期间在输出端930c3out+和930c3out-上从所述第三级产生所得电压。

在控制时钟9A0CLK/930c3CLK的随后“使能”相位期间(因此，时钟930c4CLK的“设置”相位(时钟9A0CLK的反相))，DAC 9A0使第四位片DAC 930c4对在其输入端Vin+930c4in+和Vin-930c4in-处从第三级DAC 930c3产生的电压930c3out+和930c3out-进行采样，并且在第四级DAC 930c4处理数据流9A0data的位4 9A0B4以在输出端930c4out+和930c3out-上从所述第四级产生所得电压。

在控制时钟9A0CLK的另外的随后“设置”相位(因此，时钟930c4CLK的“使能”相位(时钟9A0CLK的反相))，分别对应于输出端930c4out+和930c4out-的输出端9A0out+和9A0out1提供DAC 9A0的输出。

图13a和图13b示出了本发明的模数转换器(ADC)700的位片的示意图，所述ADC包含具有包含减法能力的2x增益的CiAmp 600i1与前馈锁存比较器705。ADC 700包括CiAmp 600i1、模拟接地700Agnd、电压输入端700in、参考电压700Ref、控制时钟700CLK、输出端700out以及数据输出端700Data。在本发明的优选实施例中，参考700Ref是ADC半标度量化电压。ADC 700进一步包含前馈锁存比较器705，所述前馈锁存比较器包含通过电容器70oc5串联连接的一对CiAmp 600i3和CiAmp 600i4，所述ADC具有包含设置开关70ss9和偏移电容器70oc3的任选增益级600i2。进一步任选地，锁存比较器705进一步提供前馈路径70ffp，在所述前馈路径中，到放大器600i3的输入可以分别通过电容器70ff1和70ff2电容地向前馈送到CiAmp 600i4的PiPort 60i4pi和NiPort 60i4ni。

ADC 700进一步包含多个开关，所述多个开关包含在时钟700CLK的“设置”相位期间闭合的“设置”开关70ss1、70ss2、70ss3、70ss4、70ss5、70ss6和70ss7、70ss8、70ss10和70ss11(以及任选的70ss9)；以及在时钟700CLK的“使能”相位期间闭合的“使能”开关70es1、70es2、70es3和70es4。时钟700CLK针对其量化的每个输入重复交替“设置”和“使能”相位。ADC 700又进一步分别包括第一偏移电容器70oc1、第二偏移电容器70oc2、第三偏移电容器70oc4、第五偏移电容器70oc5以及任选的偏移电容器70oc3。所述偏移电容器70oc1、70oc2、70oc4、70oc5和70oc3中的每一个具有第一端和第二端，并且第一偏移电容器70oc1和第二偏移电容器70oc2的第二端连接到CiAmp 600i1的输入端60i1in。ADC 700进一步包括第一飞跨电容器70fc1和第二飞跨电容器70fc2，所述第一飞跨电容器和所述第二飞跨电容器两者具有第一端和第二端。

在时钟700CLK的“设置”相位期间，开关使飞跨电容器70fc1、70fc2的第一端连接到输入端700in并且使飞跨电容器70fc1、70fc2的第二端连接到模拟接地700Agnd以对飞跨电容器70fc1和70fc2上的输入电压进行采样；并且通过将输出端60i1out连接到其输入端60i1in来使CiAmp 600i1自偏置以随着其抽出1/f噪声和IC参数变化的样本来建立其瞬时点。CiAmp 600i1的自偏置电压与参考700Ref之差被存储在第一偏移电压电容器70oc1处，而CiAmp 600i1的自偏置电压与模拟接地700Agnd之差被存储在第二偏移电容器70oc2处。开关进一步使偏移电容器70oc4的第一端连接到模拟接地700Agnd，同时通过将输出端60i3out连接到其输入端60i3in并且将输出端60i4out连接到其输入端60i4in来使CiAmp 600i3和CiAmp 600i4自偏置以随着其将1/f噪声和IC参数变化采样到这些偏移电容器上各自建立其瞬时点，以便在接下来的“使能”控制时钟相位期间进行随后抵消。

开关又进一步通过将其输入端60i2in与其输出端60i2out相连接来使CiAmp 600i2自偏置。

在时钟700CLK的“使能”相位期间，开关使飞跨电容器70fc1和70fc2与CiAmp 600i1的输出端60i1out串联连接，并且进一步将第一偏移电容器70oc1或第二偏移电容器70oc2串联连接到CiAmp 600i1的输入端60i1in。飞跨电容器70fc1和70fc2的这种连接结构提供了输入端700in处的采样输入电压与模拟接地700Agnd的整数乘法(即，x2)，减去存储在第一偏移电容器70oc1(即，参考700Ref)或第二偏移电容器70oc2(即，模拟接地700Agnd)处的偏移电压。

就此而言，开关70ds1优选地是双向开关，使得取决于输出端60i4out的值，开关70ds1选择性地致使连接第一偏移电容器70oc1或第二偏移电容器70oc2中的任一者。将通过将Vin 700in与模拟接地700Agnd进行比较、通过在CiAmp 600i3、CiAmp 600i4穿过电容器70oc5的闭锁环路周围提供正反馈来产生转换的数据700Data。例如，参考锁存比较器705，当输入端700in在半标度参考或模拟接地700Agnd之上时，通过锁存60i4out的输出操作的开关70ds1致使连接到第一飞跨电容器70oc1，否则开关70ds1致使连接到其它偏移电容器70oc2。ADC 700在输出端700out处提供输出电压，所述输出电压是从其输入端700in和模拟接地700Agnd处的输入电压的整数乘法(即，x2)减去半偏置或零电压得到的。

例如，可以通过改变飞跨电容器电压参考来获得进一步量化分辨率。此外，通过将不同的切换装置或切换/连接结构与开关70ds1位置一起使用来增加偏移电容器和参考端的数量，可以根据本发明容纳另外数量的参考电平。

图14a和图14b示出了本发明的逐次逼近模数转换器(ADC)710的示意图，所述逐次逼近模数转换器包含两个位片ADC 700b和ADC 700c，所述两个位片ADC中的每一个与图13a和图13b中示出的ADC 700相同。第一位片700b用于从最高有效位产生奇数数据位，而第二位片ADC 700c用于从第二最高有效位产生偶数数据位。控制时钟710CLK被直接馈送到第一位片ADC 700b的时钟700bCLK；而时钟710CLK通过反相器710Inv反相并且馈送到第二位片ADC 700c的时钟700cCLK以提供180°控制相移。第一位片ADC 700b和第二位片ADC 700c串联连接，其中第一位片ADC 700b的输出端700bout连接到第二位片ADC 700c的输入端700cin。

如上所述，模数转换器(ADC)700b和700c的每个位片分别包含CiAmp 600j1和600k1，其中2x增益分别包含减法能力与前馈锁存比较器705b和705c。

第一位片ADC 700b包括CiAmp 600j1、模拟接地700bAgnd、电压输入端700bin、参考电压700bRef、控制时钟700bCLK、输出端700bout以及数据输出端700bData。类似地，第二位片ADC 700c包括CiAmp 600k1、模拟接地700cAgnd、电压输入端700cin、参考电压700cRef、控制时钟700cCLK、输出端700cout以及数据输出端700cData。

在本发明的优选实施例中，参考710Ref/700bRef/700cRef是ADC半标度量化电压。

第一位片ADC 700b和第二位片ADC 700c进一步包含前馈锁存比较器705b和705c。比较器705b包含通过电容器7boc5串联连接的一对CiAmp 600j3和CiAmp 600j4，其中任选增益级600j2包含设置开关7bss9和偏移电容器7boc3。类似地，比较器705c包含通过电容器7coc5串联连接的一对CiAmp 600k3和CiAmp 600k4，所述比较器具有包含设置开关7css9和偏移电容器7coc3的任选增益级600k2。

进一步任选地，比较器705b可以提供前馈路径7bffp，在所述前馈路径中，到放大器600j3的输入可以分别通过电容器7bff1和7bff2电容地向前馈送到CiAmp 600j4的PiPort 60j4pi和NiPort 60j4ni。类似地，比较器705c可以提供前馈路径7cffp，在所述前馈路径中，到放大器600k3的输入可以分别通过电容器7cff1和7cff2电容地向前馈送到CiAmp 600k4的PiPort 60k4pi和NiPort 60k4ni。

ADC 700b进一步包含多个开关，所述多个开关包含在时钟700bCLK的“设置”相位期间闭合的“设置”开关7bss1、7bss2、7bss3、7bss4、7bss5、7bss6、7bss7、7bss8、7bss10和7bss11(以及任选的7bss9)；以及在控制时钟700bCLK的“使能”相位期间闭合的“使能”开关7bes1、7bes2、7bes3和7bes4。时钟700bCLK针对其量化的每个输入重复交替“设置”和“使能”相位。

第一位片ADC 700b又进一步分别包括第一偏移电容器7boc1、第二偏移电容器7boc2、第三偏移电容器7boc4、第五偏移电容器7boc5以及任选的偏移电容器7boc3。所述偏移电容器7boc1、70bc2、70bc4、70bc5和70bc3中的每一个具有第一端和第二端，并且第一偏移电容器70bc1和第二偏移电容器7boc2的第二端连接到CiAmp 600j1的输入端60j1in。第一位片ADC 700b进一步包括第一飞跨电容器7bfc1和第二飞跨电容器7bfc2，所述第一飞跨电容器和所述第二飞跨电容器两者具有第一端和第二端。

类似地，ADC 700c进一步包含多个开关，所述多个开关包含在时钟700cCLK的“设置”相位期间闭合的“设置”开关7css1、7css2、7css3、7css4、7css5、7css6、7css7、7css8、7css10和7css11(以及任选的7css9)；以及在控制时钟700cCLK的“使能”相位期间闭合的“使能”开关7ces1、7ces2、7ces3和7ces4。时钟700cCLK针对其量化的每个输入重复交替“设置”和“使能”相位。

ADC 700c又进一步分别包括第一偏移电容器7coc1、第二偏移电容器7coc2、第三偏移电容器7coc4、第五偏移电容器7coc5以及任选的偏移电容器7coc3。所述偏移电容器7coc1、7coc2、7coc4、70cc5和7coc3中的每一个具有第一端和第二端，并且第一偏移电容器7coc1和第二偏移电容器7coc2的第二端连接到CiAmp 600k1的输入端60k1in。第二位片ADC 700c进一步包括第一飞跨电容器7cfc1和第二飞跨电容器7cfc2，所述第一飞跨电容器和所述第二飞跨电容器两者具有第一端和第二端。

ADC 710接收时钟710CLK、输入端710in+、模拟接地710Agnd、参考710Ref和采样控制710samp，并且提供数据710Data。ADC 710的转换步长由参考710Ref与参考710Agnd之间的电压差表示。

在控制时钟710CLK/700bCLK的第一控制循环的第一“设置”相位，采样控制710samp使采样开关710sw将输入端710In+连接到第一位片ADC 700b的输入端700bin。

随着控制时钟710CLK/700bCLK进入“使能”相位，基于输入端700bin处的采样电压，第一位片ADC 700b在数据700bData处生成到数据流710Data的第一奇数位到奇数位数据710od的最高有效位，并且进一步在其输出端700bout处提供所得电压，所述所得电压是输入端700bin处采样电压与模拟接地700bAgnd的整数乘法(即，x2)，根据输出位数据700bData的值减去参考700bRef/710Ref或零电压/模拟接地700bAgnd/710Agnd。当控制时钟710CLK/700bCLK处于“使能”相位时，控制时钟700cCLK处于“设置”相位，并且因此第二位片ADC 700c在输入端700cin处对第一位片ADC 700b的输出端700bout进行采样。

所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

随着控制时钟710CLK进入“设置”相位/700cCLK进入“使能”相位，基于输入端700cin处的采样电压，第二位片ADC 700c在数据700cData处生成到数据流710Data的第一偶数位到奇数位数据710ed的第二最高有效位，并且进一步在其输出端700cout处提供所得电压，所述所得电压是输入端700cin处采样电压与模拟接地700cAgnd的整数乘法(即，x2)，根据输出位数据700cData的值减去参考700cRef/710Ref或零电压/模拟接地700cAgnd/710Agnd。当控制时钟710CLK处于随后的(多个)“设置”相位时，第一位片ADC 700b在输入端700bin处对第二位片ADC 700c的输出端700cout进行采样。

以上所提及的过程重复直到获得期望的位长度。

图19a和图19b示出了本发明的流水线ADC 750的示意图，所述流水线ADC包含四个(4个)位片ADC 700d1、ADC 700d2、ADC 700d3和ADC 700d4，所述四个位片ADC中的每一个与图13a和图13b中示出的产生四个(4个)位数据转换的位片ADC 700相同。ADC 750接收时钟750CLK、输入端750in、模拟接地750Agnd、参考750Ref，并且提供数据750Data和输出端750out。ADC 750的转换步长由参考750Ref与参考750Agnd之间的电压差表示。

在本发明的优选实施例中，时钟750CLK被直接馈送以操作用于处理“奇数”位的第一位片紧凑型ADC 700d1和第三位片紧凑型ADC 700d3，并且时钟750CLK通过反相器750inv反相并且被馈送以控制/操作用于处理“偶数”位的第二位片紧凑型ADC700d2和第四位片紧凑型ADC 700d4。虽然附图示出了四(4)位ADC，但是显而易见的是，这些级中的许多级可以根据需要串联连接在一起，从而形成可扩展数据转换器。级数、电容器的大小、本底噪声以及时钟速度限制任何给定IC过程的分辨率，但数据转换器跨IC过程节点高度可扩展。可以包含一些设计考虑以增大这些限制，如电压缩放和具有减少的关断电荷注入的专用外部电压开关。

第一位片ADC 700d1用于产生第一奇数数据位或最高有效位；第二位片ADC 700d2用于产生第二有效位；第三位片ADC 700d3用于产生第三有效位；并且第四位片ADC 700d4用于产生最低有效位。

控制时钟750CLK被直接馈送到时钟700d1CLK和700d3CLK；而700d2CLK和700d4CLK是通过反相器750inv进行的控制时钟750CLK的反相。四个位片ADC 700d1、ADC 700d2、ADC 700d3和ADC 700d4串联连接，其中先前位片ADC的输出端连接到随后ADC的输入端，例如，将第一位片ADC 700d1的输出端700d1out连接到第二位片ADC 700d2的输入端700d2in；将第二位片ADC 700d2的输出端700d2out连接到第三位片ADC 700d3的输入端700d3in；并且将第三位片ADC 700d3的输出端700d3out连接到第四位片ADC 700d4的输入端700d4in。

如上所述，模数转换器(ADC)700d1、700d2、700d3和700d4的每个位片分别包含一个CiAmp 600m1、600n1、600p1和600q1，其中2x增益分别包含减法能力与前馈锁存比较器705d1、705d2、705d3和705d4。

第一位片ADC 700d1包括CiAmp 600m1、模拟接地700d1Agnd、电压输入端700d1in、参考电压700d1Ref、控制时钟700d1CLK、输出端700d1out和数据输出端700d1Data、两个飞跨电容器7d1fc1和7d1fc2、两个偏移电容器7d1oc1和7d1oc2、在控制时钟700d1CLK的“设置”相位期间闭合的“设置”开关7d1ss1、7d1ss2、7d1ss3、7d1ss4、7d1ss5、7d1ss6和7d1ss7、在控制时钟700d1CLK的“使能”相位期间闭合的“使能”开关7d1es1和7d1es2。

比较器705d1包括通过电容器7d1oc5串联连接的CiAmp 600m3和CiAmp 600m4、在控制时钟700d1CLK的“设置”相位期间闭合的“设置”开关7d1ss8、7d1ss10和7d1ss11、在控制时钟的“使能”相位期间闭合的“使能”开关7d1es4，所述比较器具有包含设置开关7d1ss9(在控制时钟700d1CLK的“设置”相位期间闭合)和偏移电容器7d1oc3的任选增益级600m2。进一步任选地，比较器705d1可以提供前馈路径7d1ffp，在所述前馈路径中，到放大器600m3的输入可以分别通过电容器7d1ff1和7d1ff2电容地向前馈送到CiAmp 600m4的PiPort 60m4pi和NiPort 60m4ni。

第二位片ADC 700d2包括CiAmp 600n1、模拟接地700d2Agnd、电压输入端700d2in、参考电压700d2Ref、控制时钟700d2CLK、输出端700d2out和数据输出端700d2Data、两个飞跨电容器7d2fc1和7d2fc2、两个偏移电容器7d2oc1和7d2oc2、在控制时钟700d2CLK的“设置”相位期间闭合的“设置”开关7d2ss1、7d2ss2、7d2ss3、7d2ss4、7d2ss5、7d2ss6和7d2ss7、在控制时钟700d2CLK的“使能”相位期间闭合的“使能”开关7d2es1和7d2es2。

比较器705d2包括通过电容器7d2oc5串联连接的CiAmp 600n3和CiAmp 600n4、在控制时钟700d2CLK的“设置”相位期间闭合的“设置”开关7d2ss8、7d2ss10和7d2ss11、在控制时钟的“使能”相位期间闭合的“使能”开关7d2es4，所述比较器具有包含设置开关7d2ss9(在控制时钟700d2CLK的“设置”相位期间闭合)和偏移电容器7d2oc3的任选增益级600n2。进一步任选地，比较器705d2可以提供前馈路径7d2ffp，在所述前馈路径中，到放大器600n3的输入可以分别通过电容器7d2ff1和7d2ff2电容地向前馈送到CiAmp 600n4的PiPort 60n4pi和NiPort 60n4ni。

第三位片ADC 700d3包括CiAmp 600p1、模拟接地700d3Agnd、电压输入端700d3in、参考电压700d3Ref、控制时钟700d3CLK、输出端700d3out和数据输出端700d3Data、两个飞跨电容器7d3fc1和7d3fc2、两个偏移电容器7d3oc1和7d3oc2、在控制时钟700d3CLK的“设置”相位期间闭合的“设置”开关7d3ss1、7d3ss2、7d3ss3、7d3ss4、7d3ss5、7d3ss6和7d3ss7、在控制时钟700d3CLK的“使能”相位期间闭合的“使能”开关7d3es1和7d3es2。

比较器705d3包括通过电容器7d3oc5串联连接的CiAmp 600p3和CiAmp 600p4、在控制时钟700d3CLK的“设置”相位期间闭合的“设置”开关7d3ss8、7d3ss10和7d3ss11、在控制时钟的“使能”相位期间闭合的“使能”开关7d3es4，所述比较器具有包含设置开关7d3ss9(在控制时钟700d3CLK的“设置”相位期间闭合)和偏移电容器7d3oc3的任选增益级600p2。进一步任选地，比较器705d3可以提供前馈路径7d3ffp，在所述前馈路径中，到放大器600p3的输入可以分别通过电容器7d3ff1和7d3ff2电容地向前馈送到CiAmp 600p4的PiPort 60p4pi和NiPort 60p4ni。

第四位片ADC 700d4包括CiAmp 600q1、模拟接地700d4Agnd、电压输入端700d4in、参考电压700d4Ref、控制时钟700d4CLK、输出端700d4out和数据输出端700d4Data、两个飞跨电容器7d4fc1和7d4fc2、两个偏移电容器7d4oc1和7d4oc2、在控制时钟700d4CLK的“设置”相位期间闭合的“设置”开关7d4ss1、7d4ss2、7d4ss3、7d4ss4、7d4ss5、7d4ss6和7d4ss7、在控制时钟700d4CLK的“使能”相位期间闭合的“使能”开关7d4es1和7d4es2。

比较器705d4包括通过电容器7d4oc5串联连接的CiAmp 600q3和CiAmp 600q4、在控制时钟700d4CLK的“设置”相位期间闭合的“设置”开关7d4ss8、7d4ss10和7d4ss11、在控制时钟的“使能”相位期间闭合的“使能”开关7d4es4，所述比较器具有包含设置开关7d4ss9(在控制时钟700d4CLK的“设置”相位期间闭合)和偏移电容器7d4oc3的任选增益级600q2。进一步任选地，比较器705d4可以提供前馈路径7d4ffp，在所述前馈路径中，到放大器600q3的输入可以分别通过电容器7d4ff1和7d4ff2电容地向前馈送到CiAmp 600q4的PiPort 60q4pi和NiPort 60q4ni。

在操作期间，在控制时钟750CLK/700d1CLK的“设置”相位期间，第一位片ADC 700d1对输入端700d1in处的输入端750in进行采样以在数据700d1data到数据流750data处产生最高有效位750B1。随着控制时钟750CLK/700d1CLK进入“使能”，第一位片ADC 700d1在其输出端700d1out处提供所得电压，所述所得电压是输入端700d1in处的采样电压与模拟接地700d1Agnd的整数乘法(即，x2)，如果所产生的位值700d1data为“1”，则减去参考750Ref/700d1Ref，或者如果所产生的位值700d1data为“0”，则减去模拟接地750Agnd/700d1Agnd(或零)。如果采样电压大于模拟接地700d1Agnd，则第一位片ADC 700d1针对数据700d1data产生“1”；否则，为“0”。

所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

第二位片ADC 700d2在控制时钟700d2CLK(时钟750CLK的反相)的“设置”相位期间对第一位片ADC 700d1的输出端700d1out进行采样以在数据700d2data到数据流750data处产生第二最高有效位750B2。随着控制时钟700d2CLK进入“使能”，第二位片ADC 700d2在其输出端700d2out处提供所得电压，所述所得电压是输入端700d2in处的采样电压与模拟接地700d2Agnd的整数乘法(即，x2)，如果所产生的位值700d2data为“1”，则减去参考700d2Ref，或者如果所产生的位值700d2data为“0”，则减去模拟接地700d2Agnd(或零)。如果采样电压大于模拟接地700d2Agnd，则第二位片ADC 700d2针对数据700d2data产生“1”；否则，为“0”。

所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

第三位片ADC 700d3在控制时钟700d3CLK/750CLK的“设置”相位期间对第二位片ADC 700d2的输出端700d2out进行采样以在数据700d3data到数据流750data处产生第三最高有效位750B3。随着控制时钟700d3CLK进入“使能”，第三位片ADC 700d3在其输出端700d3out处提供所得电压，所述所得电压是输入端700d3in处的采样电压与模拟接地700d3Agnd的整数乘法(即，x2)，如果所产生的位值700d3data为“1”，则减去参考700d3Ref，或者如果所产生的位值700d3data为“0”，则减去模拟接地700d3Agnd(或零)。如果采样电压大于模拟接地700d3Agnd，则第三位片ADC 700d3针对数据700d3data产生“1”；否则，为“0”。

所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

第四位片ADC 700d4在控制时钟700d4CLK(时钟750CLK的反相)的“设置”相位期间对第三位片ADC 700d3的输出端700d3out进行采样以在数据700d4data到数据流750data处产生最低有效位750B4。随着控制时钟700d4CLK进入“使能”，第四位片ADC 700d4在其输出端700d4out处提供所得电压，所述所得电压是输入端700d4in处的采样电压与模拟接地700d4Agnd的整数乘法(即，x2)，如果所产生的位值700d4data为“1”，则减去参考700d4Ref，或者如果所产生的位值700d4data为“0”，则减去模拟接地700d4Agnd(或零)。如果采样电压大于模拟接地700d4Agnd，则第四位片ADC 700d4针对数据700d4data产生“1”；否则，为“0”。

所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

如可以看到的，只要流水线的本底噪声允许，就可以容易地缩放流水线以产生更多位，即6、8、10、12或更多。

图15a和图15b示出了基于锁存比较器725的输出端使用两个CiAmp 600m1和CiAmp 600m2、具有包含固定电压减法能力的2x增益的本发明的差分ADC 720的位片的示意图。

位片ADC 720包含含有第一CiAmp 600m1和第二CiAmp 600m2的两个CiAmp(与图8a和图8b中示出的CiAmp相同)、控制时钟720CLK、正电压输入端720in+、负电压输入端720in-、模拟接地720Agnd、参考720Ref、正电压输出端720out+以及负电压输出端720out-。

位片ADC 720进一步包含针对第一CiAmp 600m1的第一飞跨电容器72fc1、包含第一偏移电容器72oc1和第二偏移电容器72oc2的两个偏移电容器；以及针对第二CiAmp 600m2的第二飞跨电容器72fc2和包含第三偏移电容器72oc3和第四偏移电容器72oc4的另外两个偏移电容器。所述电容器中的每一个具有第一端和第二端。第一偏移电容器72oc1和第二偏移电容器72oc2的第二端连接到第一CiAmp 600m1的输入端60m1in，并且第三偏移电容器72oc3和第四偏移电容器72oc4的第二端连接到第二CiAmp 600m2的输入端60m2in。

位片ADC 720进一步包含多个开关，所述多个开关可使用重复交替“设置”和“使能”相位的控制信号/时钟720CLK操作，所述多个开关包含在控制时钟720CLK的“设置”相位闭合的“设置”开关72ss1、72ss2、72ss3、72ss4、72ss5、72ss6、72ss7、72ss8、72ss9、72ss10、72ss11、72ss12、72ss13和72ss14；以及在控制时钟720CLK的“使能”相位期间闭合的“使能”开关72es1、72es2、72es3、72es4、72ds1和72ds2。

位片ADC 720进一步包含类似于图13a中的前馈锁存比较器705的前馈锁存比较器725，所述前馈锁存比较器包含通过电容器72oc7串联连接的一对CiAmp 600m4和CiAmp 600m5，所述位片ADC具有包含设置开关72ss12和偏移电容器72oc5的任选增益级600m3。进一步任选地，锁存比较器725进一步提供前馈路径72ffp，在所述前馈路径中，到放大器60m4in的输入可以分别通过电容器72ff1和72ff2电容地向前馈送到CiAmp 600m5的PiPort 60m5pi和NiPort 60m5ni。

在控制时钟720CLK的“设置”相位期间，开关致使将正电压输入端720in+连接到飞跨电容器72fc1和72fc2的第一端，并且将负电压输入端720in-连接到飞跨电容器72fc1和72fc2的第二端，从而使得飞跨电容器72fc1和72fc2对模拟差分输入电压720in+和720in-进行采样。通过使输出端60m1out馈回第一CiAmp 600m1的输入端60m1in并且使输出端60m2out馈回第二CiAmp 600m2的输入端60m2in，开关进一步使第一CiAmp 600m1和第二CiAmp 600m2自偏置以随着其抽出1/f噪声和IC参数变化的样本来建立其自身瞬时操作点，以便在接下来的“使能”控制时钟相位进行随后抵消。

开关又进一步使模拟接地720Agnd连接到第二偏移电容器72oc2和第四偏移电容器72oc4的第一端；并且使参考720Ref连接到第一偏移电容器72oc1和第三偏移电容器72oc3的第一端。实际上，CiAmp 600m1的自偏置电压与模拟接地720Agnd之差被存储在第一偏移电容器72oc1上；CiAmp 600m1的自偏置电压与参考720Ref之差被存储在第二偏移电容器72oc2上；CiAmp 600m2的自偏置电压与模拟接地720Agnd之差被存储在第三偏移电容器72oc3上；并且，CiAmp 600m2的自偏置电压与参考720Ref之差被存储在第二偏移电容器72oc4上；

在比较器中725，输入端Vin-720in-连接到偏移电容器72oc6的第一端；而CiAmp 600m4和CiAmp 600m5通过将其输出端60m4out/60m5out分别与其自身输入端60m4in/60m6in相连接而自偏置。当存在任选增益级600m3时，增益级600m3还通过将其输入端60m3in与其输出端60m3out相连接而自偏置。

在控制时钟720CLK的“使能”相位期间，通过串联连接第一飞跨电容器72fc1和第一偏移电容器72oc1或第二偏移电容器72oc2，开关致使将输出端60m1out电容连接到CiAmp 600m1的输入端60m1in；并且通过串联连接第二飞跨电容器72fc2和第三偏移电容器72oc3或第四偏移电容器72oc4来将输出端60m2out电容连接到CiAmp 600m2的输入端60m2in。就此而言，开关(即，72ds1和72ds2)是双向开关以选择性地将第一飞跨电容器72fc1/72fc2的第二端连接到第一/第三偏移电容器72oc1/72oc4的第一端或第二/第四偏移电容器72oc2/72oc3的第一端。

在本发明的进一步优选实施例中，基于正输入端电压720in+与负输入端电压720in-的比较来控制两个开关72ds1和72ds2以确定它们的选择。例如，当正电压输入端720in+大于负输入端电压720in-时，这种情况使开关72ds1将第一飞跨电容器72fc1的第二端连接到第一飞跨电容器72oc1的第一端；并且使开关72ds2将第二飞跨电容器72fc2的第二端连接到第三偏移电容器72oc3的第一端；当正电压输入端720in+小于负输入端720in-时，这种情况将使开关72ds1将第一飞跨电容器72fc1的第二端连接到第二飞跨电容器72oc2的第一端；并且使开关72ds2将第二飞跨电容器72fc2的第二端连接到第四偏移电容器72oc4的第一端。相应地，输出端+720out+与输出端–720out-之间的所得输出电压是输入端+720in+与输入端–720in-之间的输入电压的整数乘法(即，x2)，如果数据720Data的值为“1”，则减去第一偏移电容器72oc1和第三偏移电容器72oc3(或参考720Ref)上的偏移电压，否则减去第二偏移电容器72oc2和第四偏移电容器72oc4上的偏移电压。

所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

图16a和图16b示出了本发明的逐次逼近差分ADC 730的示意图，所述逐次逼近差分ADC包含两个位片ADC 720b和ADC 720c，所述两个位片ADC中的每一个与图15a和图15b中示出的ADC 720相同。第一位片720b包含第一比较器725b以从最高有效位产生奇数数据位，而第二位片ADC 720c包含第二比较器725c以从第二最高有效位产生偶数数据位。控制时钟730CLK被直接馈送到第一位片ADC 720b的时钟720bCLK；而时钟730CLK通过反相器730Inv反相并且馈送到第二位片ADC 720c的时钟720cCLK以提供180°控制相移。第一位片ADC 720b和第二位片ADC 720c串联连接，其中第一位片ADC 720b的输出端720bout连接到第二位片ADC 720c的输入端720cin。

ADC 730接收时钟730CLK、正输入端730in+、负输入端730in-、模拟接地730Agnd、参考730Ref和采样控制730samp，并且提供数据730data。ADC 730的转换步长由参考730Ref与参考730Agnd之间的电压差表示。

在控制时钟730CLK/720bCLK的第一控制循环的第一“设置”相位，采样控制730samp使采样开关730sw将正输入端730in+连接到第一位片ADC 720b的正输入端720bin+，将负输入端730in-连接到所述第一位片ADC的负输入端720bin-。

随着控制时钟730CLK/720bCLK进入“使能”相位，基于正输入端720bin+和负输入端720bin-处的采样电压，第一位片ADC 720b在数据720bdata处生成到数据流730data的第一奇数位到奇数位数据730od的最高有效位，并且进一步在其正输出端720bout+和负输出端720bout-处提供所得电压，所述所得电压是正输入端720bin+与负输入端720bin-之间的采样电压的整数乘法(即，x2)，根据输出位数据720bData的值减去参考720bRef/730Ref或零电压/模拟接地720bAgnd/730Agnd。当控制时钟730CLK/720bCLK处于“使能”相位时，控制时钟720cCLK处于“设置”相位，并且因此第二位片ADC 720c在正输入端720cin+和负输入端720cin-处分别对第一位片ADC 720b的正输出端720bout+和负输出端720bout-进行采样。

所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

随着控制时钟730CLK进入“设置”相位/720cCLK进入“使能”相位，基于正输入端720cin+和负输入端720cin-处的采样电压，第二位片ADC 720c在数据720cdata处生成到数据流730data的第一偶数位到偶数位数据730ed的第二最高有效位，并且进一步在其正输出端720cout+和负输出端720cout-处提供所得电压，所述所得电压是正输入端720cout+与负输入端720cout-之间的采样电压的整数乘法(即，x2)，根据输出位数据720cdata的值减去参考720cRef/730Ref或零电压/模拟接地720cAgnd/730Agnd。当控制时钟730CLK处于随后(多个)“设置”相位时，第一位片ADC 720b在正输入端720bin+和负输入端720bin-处分别对第二位片ADC 720c的正输出端720cout+和负输出端720cout-进行采样。

以上所提及的过程重复直到获得期望的位长度。

图20a和图20b示出了本发明的流水线差分ADC 760的示意图，所述流水线ADC包含四个(4个)位片ADC 720d1、ADC 720d2、ADC 720d3和ADC 720d4，所述四个位片ADC中的每一个与图15a和图15b中示出的产生四个(4个)位数据转换的位片ADC 720相同。ADC 760接收时钟760CLK、正输入端760in+和负输入端760in-、模拟接地760Agnd、参考760Ref，并且提供数据760Data以及正输出端760out+和负输出端760out-。ADC 760的转换步长由参考760Ref与参考760Agnd之间的电压差表示。

在本发明的优选实施例中，时钟760CLK被直接馈送以操作用于处理“奇数”位的第一位片紧凑型ADC 720d1和第三位片紧凑型ADC 720d3，并且时钟760CLK通过反相器760inv反相并且被馈送以控制/操作用于处理“偶数”位的第二位片紧凑型ADC 720d2和第四位片紧凑型ADC 720d4。虽然附图示出了四(4)位ADC，但是显而易见的是，这些级中的许多级可以根据需要串联连接在一起，从而形成可扩展数据转换器。级数、电容器的大小、本底噪声以及时钟速度限制任何给定IC过程的分辨率，但数据转换器跨IC过程节点高度可扩展。可以包含一些设计考虑以增大这些限制，如电压缩放和具有减少的关断电荷注入的专用外部电压开关。

第一位片ADC 720d1用于产生第一奇数数据位或最高有效位；第二位片ADC 720d2用于产生第二有效位；第三位片ADC 720d3用于产生第三有效位；并且第四位片ADC 720d4用于产生最低有效位。

控制时钟760CLK被直接馈送到时钟720d1CLK和720d3CLK；而720d2CLK和720d4CLK是通过反相器760inv进行的760CLK的反相。四个位片ADC 720d1、ADC 720d2、ADC 720d3和ADC 720d4串联连接，其中先前位片ADC的正输出端和负输出端连接到随后ADC的对应正输入端和负输入端，例如，第一位片ADC 720d1的正输出端720d1out+和负输出端720d1out-被分别连接到第二位片ADC 720d2的正输入端700d2in+和负输入端700d2in-；第二位片ADC 720d2的正输出端720d2out+和负输出端720d2out-被分别连接到第三位片ADC 720d3的正输入端720d3in+和负输入端720d3in-；并且第三位片ADC 720d3的正输出端720d3out+和负输出端720d3out-连接到第四位片ADC 720d4的正输入端700d4in+和负输入端700d4in-。

第一位片ADC 720d1包括一对CiAmp 600r1和CiAmp 600r2、模拟接地720d1Agnd、正输入端720d1in+、负输入端720d1in-、参考电压720d1Ref、控制时钟720d1CLK、正输出端720d1out、负输出端720d1out-和数据输出端720d1Data、两个飞跨电容器72d1fc1和72d1fc2、两个偏移电容器72d1oc1和72d1oc2、在控制时钟720d1CLK的“设置”相位期间闭合的“设置”开关72d1ss1、72d1ss2、72d1ss3、72d1ss4、72d1ss5、72d1ss6、72d1ss7、72d1ss8、72d1ss9、72d1ss10、72d1ss11和72d1ss12、在控制时钟720d1CLK的“使能”相位期间闭合的“使能”开关72d1es1和72d1es2。

比较器725d1包括通过电容器72d1oc7串联连接的CiAmp 600r4和CiAmp 600r5、在控制时钟720d1CLK的“设置”相位期间闭合的“设置”开关72d1ss13、72d1ss15和72d1ss16、在控制时钟720d1CLK的“使能”相位期间闭合的“使能”开关72d1es3和72d1es4，所述比较器具有包含设置开关72d1ss14(在控制时钟720d1CLK的“设置”相位期间闭合)和偏移电容器72d1oc5的任选增益级600r3。进一步任选地，比较器725d1可以提供前馈路径72d1ffp，在所述前馈路径中，到放大器600r4的输入可以分别通过电容器72d1ff1和72d1ff2电容地向前馈送到CiAmp 600r5的PiPort 60r5pi和NiPort 60r5ni。

第二位片ADC 720d2包括一对CiAmp 600s1和CiAmp 600s2、模拟接地720d2Agnd、正输入端720d2in+、负输入端720d2in-、参考电压720d2Ref、控制时钟720d2CLK、正输出端720d2out、负输出端720d2out-和数据输出端720d2Data、两个飞跨电容器72d2fc1和72d2fc2、两个偏移电容器72d2oc1和72d2oc2、在控制时钟720d2CLK的“设置”相位期间闭合的“设置”开关72d2ss1、72d2ss2、72d2ss3、72d2ss4、72d2ss5、72d2ss6、72d2ss7、72d2ss8、72d2ss9、72d2ss10、72d2ss11和72d2ss12、在控制时钟720d2CLK的“使能”相位期间闭合的“使能”开关72d2es1和72d2es2。

比较器725d2包括通过电容器72d2oc7串联连接的CiAmp 600s4和CiAmp 600s5、在控制时钟720d2CLK的“设置”相位期间闭合的“设置”开关72d2ss13、72d2ss15和72d2ss16、在控制时钟720d2CLK的“使能”相位期间闭合的“使能”开关72d2es3和72d2es4，所述比较器具有包含设置开关72d2ss14(在控制时钟720d2CLK的“设置”相位期间闭合)和偏移电容器72d2oc5的任选增益级600s3。进一步任选地，比较器725d2可以提供前馈路径72d2ffp，在所述前馈路径中，到放大器600s4的输入可以分别通过电容器72d2ff1和72d2ff2电容地向前馈送到CiAmp 600s5的PiPort 60s5pi和NiPort 60s5ni。

第三位片ADC 720d3包括一对CiAmp 600t1和CiAmp 600t2、模拟接地720d3Agnd、正输入端720d3in+、负输入端720d3in-、参考电压720d3Ref、控制时钟720d3CLK、正输出端720d3out、负输出端720d3out-和数据输出720d3Data、两个飞跨电容器72d3fc1和72d3fc2、两个偏移电容器72d3oc1和72d3oc2、在控制时钟720d3CLK的“设置”相位期间闭合的“设置”开关72d3ss1、72d3ss2、72d3ss3、72d3ss4、72d3ss5、72d3ss6、72d3ss7、72d3ss8、72d3ss9、72d3ss10、72d3ss11和72d3ss12、在控制时钟720d3CLK的“使能”相位期间闭合的“使能”开关72d3es1和72d3es2。

比较器725d3包括通过电容器72d3oc7串联连接的CiAmp 600t4和CiAmp 600t5、在控制时钟720d3CLK的“设置”相位期间闭合的“设置”开关72d3ss13、72d3ss15和72d3ss16、在控制时钟720d3CLK的“使能”相位期间闭合的“使能”开关72d3es3和72d3es4，所述比较器具有包含设置开关72d3ss14(在控制时钟720d3CLK的“设置”相位期间闭合)和偏移电容器72d3oc5的任选增益级600t3。进一步任选地，比较器725d3可以提供前馈路径72d3ffp，在所述前馈路径中，到放大器600t4的输入可以分别通过电容器72d3ff1和72d3ff2电容地向前馈送到CiAmp 600t5的PiPort 60t5pi和NiPort 60t5ni。

第四位片ADC 720d4包括一对CiAmp 600u1和CiAmp 600u2、模拟接地720d4Agnd、正输入端720d4in+、负输入端720d4in-、参考电压720d4Ref、控制时钟720d4CLK、正输出端720d4out、负输出端720d4out-和数据输出端720d4Data、两个飞跨电容器72d4fc1和72d4fc2、两个偏移电容器72d4oc1和72d4oc2、在控制时钟720d4CLK的“设置”相位期间闭合的“设置”开关72d4ss1、72d4ss2、72d4ss3、72d4ss4、72d4ss5、72d4ss6、72d4ss7、72d4ss8、72d4ss9、72d4ss10、72d4ss11和72d4ss12、在控制时钟720d4CLK的“使能”相位期间闭合的“使能”开关72d4es1和72d4es2。

比较器725d4包括通过电容器72d4oc7串联连接的CiAmp 600u4和CiAmp 600u5、在控制时钟720d4CLK的“设置”相位期间闭合的“设置”开关72d4ss13、72d4ss15和72d4ss16、在控制时钟720d4CLK的“使能”相位期间闭合的“使能”开关72d4es3和72d4es4，所述比较器具有包含设置开关72d4ss14(在控制时钟720d4CLK的“设置”相位期间闭合)和偏移电容器72d4oc5的任选增益级600u3。进一步任选地，比较器725d4可以提供前馈路径72d4ffp，在所述前馈路径中，到放大器600u4的输入可以分别通过电容器72d4ff1和72d4ff2电容地向前馈送到CiAmp 600u5的PiPort 60u5pi和NiPort 60u5ni。

在操作期间，在控制时钟760CLK/720d1CLK的“设置”相位期间，第一位片ADC 720d1分别对对应的正输入端720d1in+和负输入端720d1in-处的正输入端760in+和负输入端760in-进行采样以在数据720d1data到数据流760data处产生最高有效位760B1。随着控制时钟760CLK/720d1CLK进入“使能”，第一位片ADC 720d1在其正输出端720d1out和负输出端720d1out-处提供所得电压，所述所得电压是正输入端720d1in+和负输入端720d1in-处的采样电压的整数乘法(即，x2)，如果所产生的位值720d1data为“1”，则减去参考760Ref/720d1Ref，或者如果所产生的位值720d1data为“0”，则减去模拟接地760Agnd/720d1Agnd(或零)。如果采样电压大于模拟接地720d1Agnd，则第一位片ADC 720d1针对数据720d1data产生“1”；否则，为“0”。

第二位片ADC 720d2在控制时钟720d2CLK(时钟760CLK的反相)的“设置”相位期间对第一位片ADC 720d1的正输出端720d1out+和负输出端720d1out-进行采样以在数据720d2data到数据流760data处产生第二最高有效位760B2。随着控制时钟720d2CLK进入“使能”，第二位片ADC 720d2在正输出端720d2out和负输出端720d2out-处提供所得电压，所述所得电压是正输入端720d2in+和负输入端720d2in-处的采样电压的整数乘法(即，x2)，如果所产生的位值720d2data为“1”，则减去参考720d2Ref，或者如果所产生的位值720d2data为“0”，则减去模拟接地720d2Agnd(或零)。如果采样电压大于模拟接地720d2Agnd，则第二位片ADC 720d2针对数据720d2data产生“1”；否则，为“0”。

第三位片ADC 720d3在控制时钟720d3CLK/760CLK的“设置”相位期间对第二位片ADC 720d2的正输出端720d2out+和负输出端720d2out-进行采样以在数据720d3data到数据流760data处产生第三最高有效位760B3。随着控制时钟720d3CLK进入“使能”，第三位片ADC 720d3在正输出端720d3out和负输出端720d3out-处提供所得电压，所述所得电压是正输入端720d3in+和负输入端720d3in-处的采样电压的整数乘法(即，x2)，如果所产生的位值720d3data为“1”，则减去参考720d3Ref，或者如果所产生的位值720d3data为“0”，则减去模拟接地720d3Agnd(或零)。如果采样电压大于模拟接地720d3Agnd，则第三位片ADC 720d3针对数据720d3data产生“1”；否则，为“0”。

第四位片ADC 720d4在控制时钟720d4CLK(时钟760CLK的反相)的“设置”相位期间对第三位片ADC 720d3的正输出端720d3out+和负输出端720d3out-进行采样以在数据720d4data到数据流760data处产生最低有效位760B4。随着控制时钟720d4CLK进入“使能”，第四位片ADC 720d4在正输出端720d4out+和负输出端720d4out-处提供所得电压，所述所得电压是正输入端720d4in+和负输入端720d4in-处的采样电压的整数乘法(即，x2)，如果所产生的位值720d4data为“1”，则减去参考720d4Ref，或者如果所产生的位值720d4data为“0”，则减去模拟接地720d4Agnd(或零)。如果采样电压大于模拟接地720d4Agnd，则第四位片ADC 720d4针对数据720d4data产生“1”；否则，为“0”。

在此实施例中在转换的每个级处，所得输出电压是输入端处的采样电压的两倍；然而，任选地，这种增益可以例如通过具有多于两个飞跨电容器来改变。例如，三(3)倍增益可以通过添加额外飞跨电容器来实现(因此总共三个飞跨电容器)。换言之，输出端处的电压增益的大小与飞跨电容器的数量成比例。

如可以看到的，只要流水线的本底噪声允许，就可以容易地缩放流水线以产生更多位，即6、8、10、12或更多。

图21是如图14a和图14b中示出的16位单端逐次逼近ADC 710的代表性模拟信号和时序图1000。绘图被分为4个区域：1)逻辑电平时序是较低区域1001，2)两个位片级之间的两个内部模拟电压残余1002，3)来自两个位片级中的每一个的ADC逻辑数据1003，以及4)平均功耗1004。

X轴是覆盖用于进行一个16位模数转换的1MHz时钟窗口的8个循环的从18μs到34μs的时间。1000中的样本输入电压逻辑控制信号半时钟宽。1001内的各个迹线电压标度是单独针对每个迹线的逻辑0和1。ADC输入端在这个时间窗口期间获取和追踪模拟输入电压。所使用的瞬时孔径时间点处于这个样本逻辑信号1001a的下降沿。第一或奇数位片数据转换器级的控制时钟逻辑信号为1001b。当这个时钟1001b高时，这个奇数位片置于其操作的“设置”相位，并且当这个时钟低时，位片在操作的“使能”相位中进行操作以生成图14b的其模拟残余输出端700bout并且将其传到偶数位片级输入端700cin。

第一或奇数级比较器输出端710od为1001c。比较器决定输入信号700bin是否高于或低于半标度。半标度是Agnd 710Agnd电压，并且零标度是Ref电压710Ref。

图23抽象地图示了这些电压关系。比较器波形1001c具有穿过中心的粗线以覆盖比较器的“设置”模式，从而侧重于比较器活动。用于这些波形的比较器是追踪比较器，而不是如图14b中所示出的锁存比较器705b。6级追踪比较器用于这个实例，因为它示出了处理的模拟电压的活动的更多一点少许反弹，而信号传播通过反相器链。在任何情况下，在控制时钟的“设置”相位结束时接受或锁存比较器输出。这个追踪比较器还使顶部24μW耗用功率波形1004中包含的耗用功率加倍。因为180nm全数字IC技术节点用于这些实例，所以功率还很高。而且，注意，1.8伏特技术在1.0伏特下运作良好，并且它继续操作到200mV电源以下，这示出CiFET放大器不受阈值电压限制。被设计成在1.0到1.2伏特下运作的奈米级技术在所有方面操作更好。

图21中的波形的第二组1002是在彼此上重叠的奇数位片级700b和偶数位片级700c两者的模拟电压输出。波形1002的电压标度是Agnd附近的±Ref。波形的虚线部分是奇数位片残余电压输出端700bout，并且波形的点线部分是偶数残余输出端700cout。粗中心线隐藏了模拟电压的“设置”相位，其中这些模拟电压处于Agnd处。注意，当残余电压1002a低于Agnd时，相关联的计算器输出端1001c被驱使为低，并且当残余电压高于Agnd时，相关联的比较器输出端被驱使为高。

波形的第三组1003是虚线奇数710od数据逻辑输出信号1003a，并且点线波形1001a是偶数数据输出端710ed。

图21中的顶部波形1000是包含逻辑的整个ADC的功率平均功耗，示出了约24μ瓦特的功耗。由于数值平均算法，因此平均功率起初不是平坦的。

图22是图12a和图12b的16位差分逐次逼近DAC的代表性模拟信号和时序图1100。绘图被分为4个区域：1)逻辑电平时序是较低区域1101，2)两个位片级之间的两个内部模拟电压残余1102，3)由额外样本和保持输出缓冲级捕获的最终DAC输出电压1103，以及4)平均功耗1104。

X轴是覆盖16位模数转换的1MHz时钟窗口的8个循环的从37μs到54μs的时间。额外半循环是从一个转换循环到用于初始化奇数转换级930a的邻近转换到无偏移或半标度DAC输出电压偏移重叠的转换。1100中的初始化转换1101a逻辑输入控制信号是额外半时钟循环时间。1101内的迹线电压标度是单独针对每个迹线的逻辑0和1。

在窗口1002中绘制了单独位片DAC差分输出端930aout+到930aout-(a是奇数)和930bout+到930bout-(b是偶数)，所述窗口使用以Agnd为中心的差分电压标度，±范围在-2*Ref到+2*Ref延伸，使得模拟瞬变没有从绘图中剪辑出来。DAC具有比图21中的ADC更高的环形电压峰值，因为CiAmp有意欠补偿约1亿它们的极端电压增益以更好地看到模拟反应。奇数位片模拟输出被示出为复合绘图的虚线部分，并且偶数位片模拟输出被示出为点线部分。粗中心线处于Agnd中点处以覆盖每个电压部分的“设置”部分，从而侧重于DAC建压。奇数1101c和偶数1101e数据位输入控制DAC建压序列中电压的添加或减少。从这些逻辑信号到电压信号的叠加方向箭头指出哪些数据位负责导致每个相继DAC电压坪的上升或下降步骤。如果期望包含半标度偏移电压控制，则从先前数据位递送偏移＝0逻辑控制。图10a、图10b、图12a和图12b的逐次逼近DAC使这个偏移硬接线到零，而图17a、图17b、图18a和图18b中的流水线DAC示出了最终DAC输出电压中包含的可编程半标度偏移电压。

第三绘图窗口1103是过度放大的输出电压更新以指示-5μv步骤精度目标和新DAC输出电压更新时的时间。这是用于保持转换之间的DAC输出电压常数的DAC输出上的额外样本和保持放大器。

顶部波形1104是包含控制逻辑和样本和保持输出放大器的DAC的平均功率。对于此实例，所述顶部波形为11μW。由于数值平均算法，因此平均功率起初不是平坦的。

如在上文可以看到的，本发明的两相数据转换器2000、900、910、930、940、960、9A0、700、710、720、730、750和760具有待记住的通用时序规则-通过在闭合“使能”相位之前首先断开“设置”开关来总是维持操作相位(即，“设置”和“使能”相位)之间的隔离，反之亦然。由于电路2000、900、910、930、940、960、9A0、700、710、720、730、750和760在逻辑速度下操作，因此仅反相器延迟是必要的。而且，有益的是，对称地驱动传输门开关的P沟道晶体管和N沟道晶体管两者，从而使得关断电荷偶联误差通过互补式开关控制逻辑信号而被最大化地抵消。约一半开关关断电荷偶联差在相关电容上捕获，这指示电容器相对于精度的大小。来自中点模拟接地“Agnd”的内部数据转换器电压摆幅越远，这个误差贡献越高。由于偏移电容器总是靠近固定“Ref”电压的“Agnd”操作，因此这个信号幅值依赖不是偏移电容器的因子。对于高分辨率应用，开关电荷注入误差在较大内部信号摆幅连同在如图23中抽象地示出的相同较大内部信号操作电压下的减少的增益误差贡献处变得显著。