本发明涉及电子电路技术领域，具体涉及一种d触发器。
背景技术：
d触发器在超大规模集成(verylargescaleintegration，vlsi)电路应用非常广泛，提高d触发器的性能是增强整个vlsi电路性能最重要的任务之一。
在实际应用中，工作速度是d触发器最重要的参数指标。传统的主从型d触发器由于具有很高的抗干扰能力，电路工作稳定性高，在vlsi电路中被广泛使用。但是这种主从型d触发器的工作速度较慢，无法满足对工作速度的要求。
技术实现要素：
本发明解决的技术问题是如何提高d触发器的工作速度。
为解决上述技术问题，本发明实施例提供一种d触发器，包括：与数据输入端耦接的主锁存器，以及与所述主锁存器耦接的从锁存器；所述从锁存器包括：与所述d触发器第一输出端耦接的第一开关，适于在时钟信号处于第一逻辑值期间导通，将所述主锁存器的输出数据输出至所述d触发器的第一输出端；与所述d触发器第二输出端耦接的第二开关，适于在所述时钟信号处于第一逻辑值期间导通，将与所述主锁存器的输出数据逻辑相反的数据输出至所述d触发器的第二输出端；分别与所述d触发器第一输出端及第二输出端耦接的锁存电路，适于在所述时钟信号为第二逻辑值期间，对所述d触发器第一输出端及第二输出端的输出数据进行锁存，所述第一逻辑值与所述第二逻辑值逻辑相反。
可选地，所述第一逻辑器为1，所述第二逻辑值为0。
可选地，所述第一开关及第二开关中的至少一个由单个晶体管构成。
可选地，所述第一开关为第一nmos管，所述第一nmos管的栅极与时钟信号输出端耦接，源极与所述主锁存器耦接，漏极与所述d触发器第一输出端耦接。
可选地，所述第二开关为第二nmos管，所述第二nmos管的栅极与时钟信号输出端耦接，源极与所述主锁存器耦接，漏极与所述d触发器第二输出端耦接。
可选地，所述主锁存器包括：第三开关，第一反相器，第四开关及第二反相器，其中，所述第三开关，与所述数据输入端耦接，适于在所述时钟信号处于第二逻辑值时闭合，在所述时钟信号处于第一逻辑值时断开；所述第一反相器，与所述第三开关串联，适于在所述第三开关闭合时，将所述数据输入端输入的数据传输至所述主锁存器的输出端；所述第四开关与所述第二反相器串联，并与所述第一反相器并联，适于在所述时钟信号处于第一逻辑值时闭合，在所述时钟信号处于第二逻辑值时断开；所述第二反相器的输入端与所述第一反相器的输出端耦接，输出端与所述第四开关耦接，适于在所述第四开关闭合时，对所述主锁存器的输出端的数据进行锁存。
可选地，所述第二nmos管的源极与所述第二反相器的输出端耦接。
可选地，所述第一nmos管的源极与所述主锁存器的输出端耦接。
可选地，所述锁存电路包括：交叉耦接的第三反相器及第四反相器。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用上述方案，在所述时钟信号处于第一逻辑值期间，与所述主锁存器的输出数据逻辑相反的数据直接通过第二开关输出至d触发器的第二输出端，而无须再通过反相器才能输出至d触发器的第二输出端，从而可以缩短数据传输的延迟时间，提高d触发器的工作速度。
进一步地，由所述时钟信号单独驱动所述第一开关及第二开关中的至少一个，可以减少时钟信号驱动的晶体管的数量，从而可以减少由于时钟信号逻辑转换所消耗的功耗，也就可以降低d触发器的整体功耗，并且可以简化从锁存器的电路结构，更易于电路实现。
附图说明
图1是一种d触发器的电路结构示意图；
图2是本发明实施例提供的一种d触发器的电路结构示意图；
图3是图1中的d触发器与图2中的d触发器数据传输对比示意图；
图4是图1中的d触发器与图2中d触发器之间功耗的对比示意图。
具体实施方式
图1为一种d触发器10的结构示意图。参照图1，所述d触发器10可以包括：主锁存器11及从锁存器12。其中，主锁存器11可以包括：开关t1、开关t2、反相器i2及反相器i3。从锁存器12可以包括：开关t3、开关t4，反相器i4及反相器i5。主锁存器11为低电平锁存器，即在低电平时处于透明状态的锁存器。从锁存器12为高电平锁存器，即在高电平时处于透明状态的锁存器。clk信号为时钟信号，clkb信号是时钟信号的反信号。开关t1～t4均由双晶体管构成，每个晶体管均由时钟信号clk直接或间接驱动。
具体地，当时钟信号clk为低电平时，主锁存器11透明，输入数据d通过开关t1和反相器i2输出逻辑相反数据db。此时从锁存器12处于锁存状态，整个d触发器10的输出端q及qb对于上一周期的输出数据进行逻辑状态保持。
当时钟信号clk由低电平反转为高电平时，主锁存器11处于锁存状态，对输出数据db进行保持，从锁存器12处于透明状态，数据db通过开关t3和反相器i4传输到q，从而完成了数据d到数据q的传输。在该触发器的整个工作过程中，只有在时钟信号clk的上升沿，输出数据q的值才会跟随输入数据d的逻辑状态而改变。
从图1所示的电路结构中可以看出，d触发器10的传输延迟为一个传输门t3和一个反相器i4的传输延迟时间之和，导致d触发器10的工作速度较慢。
针对上述问题，本发明实施例提供了一种d触发器，在所述时钟信号处于第一逻辑值期间，与所述主锁存器的输出数据逻辑相反的数据直接通过第二开关输出至d触发器的第二输出端，而无须再通过反相器才能输出至d触发器的第二输出端，从而可以缩短数据传输的延迟时间，提高d触发器的工作速度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
参照图2，本发明实施例提供了一种d触发器20，所述d触发器20可以包括：与数据输入端耦接的主锁存器21，以及与所述主锁存器21耦接的从锁存器22。
其中，所述从锁存器22可以包括：
与所述d触发器20第一输出端qb耦接的第一开关n1，适于在所述时钟信号clk处于第一逻辑值期间导通，将所述主锁存器21的输出数据db输出至所述d触发器20的第一输出端qb；
与所述d触发器20第二输出端q耦接的第二开关n2，适于在所述时钟信号处于第一逻辑值期间导通，将与所述主锁存器21的输出数据逻辑相反的数据n1输出至所述d触发器20的第二输出端q；
分别与所述d触发器20第一输出端qb及第二输出端q耦接的锁存电路221，适于在所述时钟信号clk为第二逻辑值期间，对所述d触发器20第一输出端qb及第二输出端q的输出数据进行锁存。
在上述d触发器20中，由于时钟信号clk为第一逻辑值期间，主锁存器21的输出数据经第二开关n2后，即可输出至d触发器20第二输出端q，数据传输延迟为第二开关n2的传输延迟，由此可以提高d触发器20的工作速度。
在具体实施中，所述第一逻辑值与所述第二逻辑值逻辑相反。比如，当所述第一逻辑值为0时，所述第二逻辑值可以为1，当所述第一逻辑值为1时，所述第二逻辑值可以为0。具体可以根据d触发器20与所在集成电路中其它电路之间的时序关系进行设置。
在具体实施中，由于锁存电路221的设置，可以弥补第一开关n1及第二开关n2在传输数据为高电平时的阈值损失，故在本发明的实施例中，所述第一开关n1及第二开关n2可以是由单个晶体管构成的开关，即由单个时钟信号驱动的开关，相对于图1中示出的从锁存器12，时钟信号clk所驱动器件数量减少，从而可以减少由时钟信号逻辑转换所引起的功耗。并且由于第一开关n1及第二开关n2晶体管数量减少，第一开关n1及第二开关n2的结构简化，从锁存器12的功耗也随之降低。
在具体实施中，所述第一开关n1及第二开关n2可以采用多种结构的开关，具体不作限制，并且所述第一开关n1及第二开关n2的结构可以相同，也可以不同，只要能够在时钟信号clk的控制下断开或闭合即可。比如，第一开关n1及第二开关n2可以均为一双极型三极管(bipolarjunctiontransistor，bjt)，也可以均为绝缘栅双极型晶体管(insulatedgatebipolartransistor，igbt)，还可以均为mos管。
在本发明的一实施例中，所述第一开关n1可以为第一nmos管，所述第一nmos管的栅极与时钟信号clk输出端耦接，源极与所述主锁存器21耦接，漏极与所述d触发器20第一输出端qb耦接。
在在本发明的一实施例中，所述第二开关n2可以为第二nmos管，所述第二nmos管n2的栅极与时钟信号clk输出端耦接，源极与所述主锁存器21耦接，漏极与所述d触发器20第二输出端q耦接。
在具体实施中，所述主锁存器21的结构可以存在多种，只要能够在时钟信号处于第二逻辑值期间，将数据d传输至主锁存器21的输出端即可。
在本发明的一实施例中，所述主锁存器21可以包括：第三开关t1，第一反相器i2，第四开关t2及第二反相器i3。其中：
所述第三开关t1，与所述数据输入端耦接，适于在所述时钟信号clk处于第二逻辑值时闭合，在所述时钟信号clk处于第一逻辑值时断开；
所述第一反相器i2，与所述第三开关t1串联，适于在所述第三开关t1闭合时，将所述数据输入端输入的数据d传输至所述主锁存器21的输出端；
所述第四开关t2与所述第二反相器i3串联，并与所述第一反相器i2并联，适于在所述时钟信号clk处于第一逻辑值时闭合，在所述时钟信号clk处于第二逻辑值时断开；
所述第二反相器i3的输入端与所述第一反相器i2的输出端耦接，输出端与所述第四开关t2耦接，适于在所述第四开关t2闭合时，对所述主锁存器21的输出端的数据db进行锁存。
在具体实施中，所述第二nmos管n2的源极可以与所述第二反相器i3的输出端耦接。所述第一nmos管n1的源极可以与所述主锁存器21的输出端耦接。
在具体实施中，所述锁存电路221可以存在多种电路结构，只要能够在时钟信号clk处于第二逻辑值期间，对第一输出端qb及第二输出端q的输出数据进行锁存即可。
在本发明的一实施例中，所述锁存电路221可以包括：交叉耦接的第三反相器i4及第四反相器i5。第三反相器i4及第四反相器i5在从锁存器22中的连接方式可以存在多种。
比如，所述第三反相器i4的输入端可以与第一输出端qb耦接，输出端可以与第二输出端q耦接。相应地，所述第四反相器i5的输入端可以与第二输出端q耦接，输出端可以与第一输出端qb耦接。
又如，所述第三反相器i4的输入端可以与第二输出端q耦接，输出端可以与第一输出端qb耦接。相应地，所述第四反相器i5的输入端可以与第一输出端qb耦接，输出端可以与第二输出端q耦接。
参照图2，当时钟信号clk为低电平时，主锁存器21处于透明状态，输入数据d经过第三开关t1和第一反相器i2，输出与输入数据d逻辑相反的数据db。此时第一开关n1和第二开关n2断开，从锁存器22和主锁存器21断开，d触发器20的输出端q和qb对上一周期的输出数据进行逻辑状态保持。
当时钟信号clk由低电平变为高电平，即时钟信号clk的上升沿到来时，主锁存器21由透明状态转变为锁存状态，第三开关t1关断，第四开关t2打开，主锁存器21的输出数据db通过第四开关t2、第一反相器i2及第二反相器i3保持稳定，输出数据db作为从锁存器22的输入数据输入至从锁存器22中。相应地，从锁存器22由锁存状态转变为透明状态，第一开关n1和第二开关n2打开，数据db和数据n1分别通过第一开关n1和第二开关n2传输到第一输出端qb和第二输出端q，从而完成数据d到数据q传输。
当时钟信号clk稳定为高电平后，主锁存器21处于锁存状态，对时钟clk上升沿时刻的输出数据db进行锁存并作为从锁存器22的输入数据。而从锁存器22处于透明状态，对主锁存器21的锁存数据进行响应。
当时钟信号clk由高电平变为低电平的过程中，即时钟信号clk的下降沿到来时，从锁存器22与主锁存器21断开，从锁存器21转变为锁存状态，通过锁存电路对第一输出端qb及第二输出端q的输出数据进行锁存。主锁存器21重新进入透明状态，对输入数据d进行响应。
由此可以看出，在上述d触发器20中，在时钟信号的上升沿到来时，从锁存器22会对输入数据d进行响应，使得第一输出端qb及第二输出端q的输出数据跟随输入数据d的变化而变化，其余时刻电路均处于锁存状态，此时d触发器是一个正边沿主从型d触发器。
相对于图1中示出的d触发器10，应用从锁存器22的电路结构，一方面可以使数据传输延迟从t(delay)＝t(t3)+t(i4)缩短到一个nmos管作为传输门的延迟，在时钟信号clk的有效沿到来时，数据db和n1分别通过第一开关n1和第二开关n2即可到达相应的输出端进行输出，提高了d触发器20的工作速度。另一方面，时钟信号clk驱动的晶体管的数量由传统的8个减少到了6个，从而减少了由于时钟转换引起的功耗，并且由于结构简化，晶体管总体数目减少，电路功耗也会随之降低。
图3为图1中的d触发器10与图2中d触发器20之间的数据传输对比示意图。其中，v(clk)为时钟信号的电压随时间变化的曲线，v(d)为输入数据d的电压随时间变化的曲线，v(q1)为d触发器10的第二输出端电压随时间变化的曲线，v(q2)为d触发器20的第二输出端的电压随时间变化的曲线。从图3可以看出，d触发器20的数据传输延迟远小于d触发器10的数据传输延迟。
图4是图1中的d触发器10与图2中d触发器20之间功耗的对比示意图。其中，p1为d触发器10的功耗随工作频率的变化曲线，p2为d触发器20的功耗随工作频率的变化曲线。从图4可以看出，在同一工作频率下，p1的值通常大于p2的值，并且p1与p2之间的差值约为13％。故采用d触发器20可以有效降低功耗。
可以理解的是，上述d触发器10可以应用多种集成电路中，具体不作限制，比如saradc。具体无论应用于何种电路结构中，均不构成对本发明实施例的限制，且均在本发明的保护范围之内。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。