一种基于FinFET器件的电流模D触发器的制作方法

本发明涉及一种电流模d触发器，尤其是涉及一种基于finfet器件的电流模d触发器。
背景技术：
：随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的cmos晶体管尺寸降低的空间极度缩小。当普通cmos晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。finfet管(鳍式场效晶体管，finfield-effecttransistor)是一种新的互补式金氧半导体(cmos)晶体管为一种新型的3d晶体管，在当前电路设计中被广泛应用。finfet管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。finfet管具有功耗低，面积小的优点，逐渐成为接替普通cmos器件，延续摩尔定律的优良器件之一。触发器作为数字电路系统的一种基本运算单元，被广泛运用在大规模集成电路设计中,在性能要求比较高的微处理器以及单片机系统中，触发器的性能对整个系统性能的影响特别重要。d触发器是数字电路系统中较为常用的一种触发器。目前finfet器件已被应用于d触发器的设计领域。现有的基于cmos器件的电流模d触发器的电路结构图如图1所示。该电流模d触发器由主锁存器、从锁存器组成，主锁存器由两个pmos管(p1、p2)和六个nmos管(n1、n2、n3、n4、n5、n6)组成，pmos管p1与nmos管n1构成反相器，产生传递信号xb，nmos管n2和nmos管n3串联实现xb和clkb的与逻辑，nmos管n4与nmos管n5串联实现了d和clk的与逻辑，pmos管p1、pmos管p2、nmos管n1、nmos管n2、nmos管n3、nmos管n4和nmos管n5的组合逻辑产生传递信号xb的互补信号x；从锁存器由两个pmos管(p3、p4)和六个nmos管(n7、n8、n9、n10、n11、n12)组成，pmos管p4与nmos管n11构成反相器，产生输出信号qb，nmos管n7和nmos管n8串联实现了x和clkb的与逻辑，nmos管n9与nmos管n10串联实现了qb和clk的与逻辑，pmos管p3、pmos管p4、nmos管n7、nmos管n8、nmos管n9、nmos管n10和nmos管n11的组合逻辑产生输出信号q，实现d触发器功能。但现有的电流模d触发器晶体管数目较多，延时和漏功耗均偏大，由此导致功耗和功耗延时积均较大。鉴此，设计一种延时、功耗和功耗延时积均较小的基于finfet器件的电流模d触发器具有重要意义。技术实现要素：本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较小的基于finfet器件的电流模d触发器。本发明解决上述技术问题所采用的技术方案为：一种基于finfet器件的电流模d触发器，包括第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管和第八n型finfet管，所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管和所述的第四p型finfet管分别为低阈值p型finfet管，所述的第一n型finfet管、所述的第六n型finfet管、所述的第七n型finfet管和所述的第八n型finfet管分别为低阈值n型finfet管，所述的第二n型finfet管、所述的第三n型finfet管、所述的第四n型finfet管和所述的第五n型finfet管分别为高阈值n型finfet管，所述的第一p型finfet管的源极、所述的第二p型finfet管的源极、所述的第三p型finfet管的源极和所述的第四p型finfet管的源极均接入电源，所述的第一p型finfet管的前栅、所述的第一p型finfet管的背栅、所述的第二p型finfet管的前栅、所述的第二p型finfet管的背栅、所述的第三p型finfet管的前栅、所述的第三p型finfet管的背栅、所述的第四p型finfet管的前栅和所述的第四p型finfet管的背栅连接且其连接端为所述的电流模d触发器的第一控制端，所述的第二p型finfet管的漏极、所述的第一n型finfet管的前栅、所述的第一n型finfet管的背栅、所述的第二n型finfet管的漏极、所述的第三n型finfet管的漏极和所述的第四n型finfet管的前栅连接，所述的第一p型finfet管的漏极、所述的第一n型finfet管的漏极和所述的第二n型finfet管的前栅连接，所述的第三p型finfet管的漏极、所述的第四n型finfet管的漏极、所述的第五n型finfet管的漏极、所述的第六n型finfet管的前栅和所述的第六n型finfet管的背栅连接且其连接端为所述的电流模d触发器的输出端，所述的第四p型finfet管的漏极、所述的第五n型finfet管的前栅和所述的第六n型finfet管的漏极连接且其连接端为所述的电流模d触发器的反相输出端，所述的第一n型finfet管的源极、所述的第二n型finfet管的源极、所述的第三n型finfet管的源极和所述的第七n型finfet管的漏极连接，所述的第四n型finfet管的源极、所述的第五n型finfet管的源极、所述的第六n型finfet管的源极和所述的第八n型finfet管的漏极连接，所述的第七n型finfet管的前栅、所述的第七n型finfet管的背栅、所述的第八n型finfet管的前栅和所述的第八n型finfet管的背栅连接且其连接端为所述的电流模d触发器的第二控制端，所述的第七n型finfet管的源极和所述的第八n型finfet管的源极均接地，所述的第三n型finfet管的前栅为所述的电流模d触发器的输入端，用于接入输入信号，所述的第三n型finfet管的背栅和所述的第五n型finfet管的背栅连接且其连接端为所述的电流模d触发器的时钟端，用于接入时钟信号，所述的第二n型finfet管的背栅和所述的第四n型finfet管的背栅连接且其连接端为所述的电流模d触发器的反相时钟端，用于接入时钟信号的反相信号。所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管和所述的第四p型finfet管的阈值电压均为0.17v，所述的第一n型finfet管、所述的第六n型finfet管、所述的第七n型finfet管和所述的第八n型finfet管的阈值电压均为0.33v，所述的第二n型finfet管、所述的第三n型finfet管、所述的第四n型finfet管和所述的第五n型finfet管的阈值电压均为0.70v。所述的第一p型finfet管鳍的个数为1，第二p型finfet管鳍的个数为1，第三p型finfet管鳍的个数为1，第四p型finfet管鳍的个数为1，第一n型finfet管鳍的个数为1，第二n型finfet管鳍的个数为2，第三n型finfet管鳍的个数为2，第四n型finfet管鳍的个数为2，第五n型finfet管鳍的个数为2，第六n型finfet管鳍的个数为1，第七n型finfet管鳍的个数为5，第八n型finfet管鳍的个数为5。与现有技术相比，本发明的优点在于通过第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管和第八n型finfet管构成电流模d触发器，第一p型finfet管、第二p型finfet管、第三p型finfet管和第四p型finfet管构成上拉电阻网络，第七n型finfet管和第八n型finfet管作为独立电流源，而第二n型finfet管、第三n型finfet管、第四n型finfet管和第五n型finfet管实现“与功能”，第一p型finfet管、第二p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管和第七n型finfet管构成主锁存器，第三p型finfet管、第四p型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管和第八n型finfet管构成从锁存器，由此将finfet管和单轨电流模结构结合起来实现d触发器，保留了上拉电阻网络和独立电流源结构，减小电路的面积的同时降低了电路的延时，有效的避免了下拉网络中finfet管的串联，使其电路面积、延时、功耗和功耗延时积均较小。附图说明图1为现有的基于cmos器件的电流模d触发器的电路图；图2为本发明的基于finfet器件的电流模d触发器的电路图；图3为标准电压(1v)下，本发明的基于finfet器件的电流模d触发器在bsimimg标准工艺下的仿真波形图。具体实施方式以下结合附图实施例对本发明作进一步详细描述。实施例一：如图2所示，一种基于finfet器件的电流模d触发器，包括第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7和第八n型finfet管n8，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4分别为低阈值p型finfet管，第一n型finfet管n1、第六n型finfet管n6、第七n型finfet管n7和第八n型finfet管n8分别为低阈值n型finfet管，第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4和第五n型finfet管n5分别为高阈值n型finfet管，第一p型finfet管p1的源极、第二p型finfet管p2的源极、第三p型finfet管p3的源极和第四p型finfet管p4的源极均接入电源vdd，第一p型finfet管p1的前栅、第一p型finfet管p1的背栅、第二p型finfet管p2的前栅、第二p型finfet管p2的背栅、第三p型finfet管p3的前栅、第三p型finfet管p3的背栅、第四p型finfet管p4的前栅和第四p型finfet管p4的背栅连接且其连接端为电流模d触发器的第一控制端，接入第一电压控制信号vrfp，第二p型finfet管p2的漏极、第一n型finfet管n1的前栅、第一n型finfet管n1的背栅、第二n型finfet管n2的漏极、第三n型finfet管n3的漏极和第四n型finfet管n4的前栅连接，第一p型finfet管p1的漏极、第一n型finfet管n1的漏极和第二n型finfet管n2的前栅连接，第三p型finfet管p3的漏极、第四n型finfet管n4的漏极、第五n型finfet管n5的漏极、第六n型finfet管n6的前栅和第六n型finfet管n6的背栅连接且其连接端为电流模d触发器的输出端，用于输出信号q，第四p型finfet管p4的漏极、第五n型finfet管n5的前栅和第六n型finfet管n6的漏极连接且其连接端为电流模d触发器的反相输出端，用于输出信号q的反相信号qb，第一n型finfet管n1的源极、第二n型finfet管n2的源极、第三n型finfet管n3的源极和第七n型finfet管n7的漏极连接，第四n型finfet管n4的源极、第五n型finfet管n5的源极、第六n型finfet管n6的源极和第八n型finfet管n8的漏极连接，第七n型finfet管n7的前栅、第七n型finfet管n7的背栅、第八n型finfet管n8的前栅和第八n型finfet管n8的背栅连接且其连接端为电流模d触发器的第二控制端，接入第二电压控制信号vrfn，第七n型finfet管n7的源极和第八n型finfet管n8的源极均接地，第三n型finfet管n3的前栅为电流模d触发器的输入端，用于接入输入信号d，第三n型finfet管n3的背栅和第五n型finfet管n5的背栅连接且其连接端为电流模d触发器的时钟端，用于接入时钟信号clk，第二n型finfet管n2的背栅和第四n型finfet管n4的背栅连接且其连接端为电流模d触发器的反相时钟端，用于接入时钟信号clk的反相信号clkb。本实施例中，第一电压控制信号vrfp由偏置电路产生，通常为0.3v～0.8v，第二电压控制信号vrfn通常由常规的电流镜的偏置实现，第二电压控制信号vrfn为0.6v～1v。本实施例中，第一p型finfet管p1鳍的个数为1，第二p型finfet管p2鳍的个数为1，第三p型finfet管p3鳍的个数为1，第四p型finfet管p4鳍的个数为1，第一n型finfet管n1鳍的个数为1，第二n型finfet管n2鳍的个数为2，第三n型finfet管n3鳍的个数为2，第四n型finfet管n4鳍的个数为2，第五n型finfet管n5鳍的个数为2，第六n型finfet管n6鳍的个数为1，第七n型finfet管n7鳍的个数为5，第八n型finfet管n8鳍的个数为5。实施例二：如图2所示，一种基于finfet器件的电流模d触发器，包括第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7和第八n型finfet管n8，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4分别为低阈值p型finfet管，第一n型finfet管n1、第六n型finfet管n6、第七n型finfet管n7和第八n型finfet管n8分别为低阈值n型finfet管，第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4和第五n型finfet管n5分别为高阈值n型finfet管，第一p型finfet管p1的源极、第二p型finfet管p2的源极、第三p型finfet管p3的源极和第四p型finfet管p4的源极均接入电源vdd，第一p型finfet管p1的前栅、第一p型finfet管p1的背栅、第二p型finfet管p2的前栅、第二p型finfet管p2的背栅、第三p型finfet管p3的前栅、第三p型finfet管p3的背栅、第四p型finfet管p4的前栅和第四p型finfet管p4的背栅连接且其连接端为电流模d触发器的第一控制端，接入第一电压控制信号vrfp，第二p型finfet管p2的漏极、第一n型finfet管n1的前栅、第一n型finfet管n1的背栅、第二n型finfet管n2的漏极、第三n型finfet管n3的漏极和第四n型finfet管n4的前栅连接，第一p型finfet管p1的漏极、第一n型finfet管n1的漏极和第二n型finfet管n2的前栅连接，第三p型finfet管p3的漏极、第四n型finfet管n4的漏极、第五n型finfet管n5的漏极、第六n型finfet管n6的前栅和第六n型finfet管n6的背栅连接且其连接端为电流模d触发器的输出端，用于输出信号q，第四p型finfet管p4的漏极、第五n型finfet管n5的前栅和第六n型finfet管n6的漏极连接且其连接端为电流模d触发器的反相输出端，用于输出信号q的反相信号qb，第一n型finfet管n1的源极、第二n型finfet管n2的源极、第三n型finfet管n3的源极和第七n型finfet管n7的漏极连接，第四n型finfet管n4的源极、第五n型finfet管n5的源极、第六n型finfet管n6的源极和第八n型finfet管n8的漏极连接，第七n型finfet管n7的前栅、第七n型finfet管n7的背栅、第八n型finfet管n8的前栅和第八n型finfet管n8的背栅连接且其连接端为电流模d触发器的第二控制端，接入第二电压控制信号vrfn，第七n型finfet管n7的源极和第八n型finfet管n8的源极均接地，第三n型finfet管n3的前栅为电流模d触发器的输入端，用于接入输入信号d，第三n型finfet管n3的背栅和第五n型finfet管n5的背栅连接且其连接端为电流模d触发器的时钟端，用于接入时钟信号clk，第二n型finfet管n2的背栅和第四n型finfet管n4的背栅连接且其连接端为电流模d触发器的反相时钟端，用于接入时钟信号clk的反相信号clkb。本实施例中，第一电压控制信号vrfp由偏置电路产生，通常为0.3v～0.8v，第二电压控制信号vrfn通常由常规的电流镜的偏置实现，第二电压控制信号vrfn为0.6v～1v。本实施例中，第一p型finfet管p1鳍的个数为1，第二p型finfet管p2鳍的个数为1，第三p型finfet管p3鳍的个数为1，第四p型finfet管p4鳍的个数为1，第一n型finfet管n1鳍的个数为1，第二n型finfet管n2鳍的个数为2，第三n型finfet管n3鳍的个数为2，第四n型finfet管n4鳍的个数为2，第五n型finfet管n5鳍的个数为2，第六n型finfet管n6鳍的个数为1，第七n型finfet管n7鳍的个数为5，第八n型finfet管n8鳍的个数为5。本实施例中，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3和第四p型finfet管p4的阈值电压均为0.17v，第一n型finfet管n1、第六n型finfet管n6、第七n型finfet管n7和第八n型finfet管n8的阈值电压均为0.33v，第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4和第五n型finfet管n5的阈值电压均为0.70v。本实施例中，第一p型finfet管p1鳍的个数为1，第二p型finfet管p2鳍的个数为1，第三p型finfet管p3鳍的个数为1，第四p型finfet管p4鳍的个数为1，第一n型finfet管n1鳍的个数为1，第二n型finfet管n2鳍的个数为2，第三n型finfet管n3鳍的个数为2，第四n型finfet管n4鳍的个数为2，第五n型finfet管n5鳍的个数为2，第六n型finfet管n6鳍的个数为1，第七n型finfet管n7鳍的个数为5，第八n型finfet管n8鳍的个数为5。为了验证本发明的基于finfet器件的电流模d触发器的优益性，在bsimimg标准工艺下，使用电路仿真工具hspice在电路的输入频率为100mhz、200mhz、500mhz、1ghz的条件下，将本发明的基于finfet器件的电流模d触发器和图1所示的现有的基于cmos器件的电流模d触发器这两种d触发器的电路进行仿真比较分析，bsimimg工艺库对应的电源电压为1v。标准电压(1v)下，本发明的基于finfet器件的电流模d触发器基于bsimimg标准工艺的仿真波形图如图3所示。在bsimimg标准工艺，输入频率为100mhz条件下对本发明的基于finfet器件的电流模d触发器和图1所示的现有的基于cmos器件的电流模d触发器进行仿真比较，其性能比较表如表1所示。表1电路类型晶体管数目延时(us)功耗(μw)功耗延时积(fj)本发明的d触发器120.041554.3592.2559现有的d触发器160.050661.2413.0988从表1中可以得出：本发明的基于finfet器件的电流模d触发器与图1所示的现有的基于cmos器件的电流模d触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.24％，功耗延时积减小了27.20％。在bsimimg标准工艺，输入频率为200mhz条件下对本发明的基于finfet器件的电流模d触发器和图1所示的现有的基于cmos器件的电流模d触发器进行仿真比较，其性能比较表如表2所示。表2电路类型晶体管数目延时(us)功耗(μw)功耗延时积(fj)本发明的d触发器120.041554.8252.2752现有的d触发器160.050661.6233.1181从表2中可以得出：本发明的基于finfet器件的电流模d触发器与图1所示的现有的基于cmos器件的电流模d触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.03％，功耗延时积减小了27.03％。在bsimimg标准工艺，输入频率为500mhz条件下对本发明的基于finfet器件的电流模d触发器和图1所示的现有的基于cmos器件的电流模d触发器进行仿真比较，其性能比较表如表3所示。表3电路类型晶体管数目延时(us)功耗(μw)功耗延时积(fj)本发明的d触发器120.041555.0302.2837现有的d触发器160.050662.1483.1447从表3中可以得出：本发明的基于finfet器件的电流模d触发器与图1所示的现有的基于cmos器件的电流模d触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.45％，功耗延时积减小了27.37％。在bsimimg标准工艺，输入频率为1ghz条件下对本发明的基于finfet器件的电流模d触发器和图1所示的现有的基于cmos器件的电流模d触发器进行仿真比较，其性能比较表如表4所示。表4电路类型晶体管数目延时(us)功耗(μw)功耗延时积(fj)本发明的d触发器120.041555.3822.2983现有的d触发器160.050662.4653.1607从表4中可以得出：本发明的基于finfet器件的电流模d触发器与图1所示的现有的基于cmos器件的电流模d触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.33％，功耗延时积减小了27.29％。当前第1页12