一种基于被动残差传递的Flash‑SAR结构ADC的制作方法

本发明涉及电子集成电路技术领域，尤其涉及一种基于被动残差传递的flash-sar结构adc。

背景技术：

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，sar结构adc具有天然的低功耗优势，特别是在纳米级工艺节点下，sar结构adc的速度又得到了巨大的提升。因此，高速sar结构adc成为目前模数转换器的研究热点。为了满足adc的整体的高速工作要求，sar结构adc的串行工作模式仍然是一个严重的瓶颈，为了进一步提高adc的工作速度，近年来出现了混合结构的adc。piplined-sar结构的adc是其中重要的一种adc架构，但是，传统的piplined-sar结构adc仍然存在残差放大器设计难度较大，功耗较大，两级比较器的失调需要校准等一系列问题，不利于高速混合结构adc的实现，通常传统结构需要使用到一个残差放大器，随着集成电路制造工艺的逐渐更新，在纳米级工艺下，残差放大器的设计变得越来越困难。另一方面，传统结构通常使用两个比较器，因此，必须对这两个比较器进行失调校准，从而消除失调误差。同时，需要引入两组不同的基准电压，上述三方面因素，增加了设计难度，另外，传统结构中残差电压的建立时间会降低整个adc的工作速度，并且由于整个电容阵列的面积较大，从而使得整个adc的功耗和成本增加，速度降低，因此，需要一种新型结构的adc，以解决上述技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明提供一种基于被动残差传递的flash-sar结构adc，以解决上述技术问题。

本发明提供的基于被动残差传递的flash-sar结构adc，包括电容阵列、比较器阵列、用于切换电容阵列基准电压的电容阵列切换开关阵列和用于控制电容阵列的次逼近寄存器逻辑控制电路；

所述电容阵列包括高位电容阵列和低位电容阵列，所述次逼近寄存器逻辑控制电路包括用于控制高位电容阵列的第一逻辑电路和用于控制低位电容阵列的低位电容阵列第二逻辑电路，所述电容阵列切换开关阵列包括高位电容阵列切换开关和低位电容阵列切换开关；

所述比较器阵列的输出端分别与第一逻辑电路的输入端和第二逻辑电路的输入端连接，第一逻辑电路的输出端与高位电容阵列切换开关连接，第二逻辑电路的输出端与低位电容阵列切换开关连接。

进一步，所述电容阵列包括m位高位电容阵列和n位低位电容阵列，所述m位高位电容阵列的最高位权重电容到n位低位电容阵列的最低位为权重电容以二进制关系递减。

进一步，还包括第一采样开关和第二采样开关，所述第一采样开关的一端与输入信号连接，第一采样开关的另一端分别与高位电容阵列的采样极板和第二采样开关的一端连接，第二采样开关的另一端分别与低位电容阵列的采样极板和比较器阵列的输入端连接。

进一步，所述比较器阵列包括多个比较器，

如果m＞n，则比较器的数量为2^m/2-1，

如果m＜n，则比较器的数量为2^n/2-1。

进一步，所述电容阵列切换开关阵列与电容阵列的非采样极板连接。

进一步，当高位电容阵列和低位电容阵列同时处于采样状态时，第一采样开关和第二采样开关导通；当高位电容阵列和低位电容阵列同时采样状态结束后，第一采样开关断开，第二采样开关保持闭合。

进一步，当高位电容阵列和低位电容阵列同时采样状态结束后，比较器阵列对采样信号进行比较，获取高位电容阵列控制信号，并通过第一逻辑电路控制高位电容阵列切换开关进行基准电压切换。

进一步，通过第一逻辑电路控制高位电容阵列切换开关进行基准电压切换生成残差电压，并使第二采样开关断开，同时第一采样开关导通，使高位电容阵列重新开始采样，低位采样电容保持残差电压。

进一步，通过比较器对残差电压进行比较，获取低位数字信号。

本发明的有益效果：本发明中的基于被动残差传递的flash-sar结构adc，综合利用了flash结构adc速度快和sar结构adc功耗低的优点，和传统的flash结构adc相比，比较器个数明显减小，充分发挥了flash结构在低精度量化结构中的高速优点，回避了flash结构在高精度量化结构中的功耗大，寄生电容大的缺点；本发明采用开关s2作为被动残差传递技术的关键模块，通过开关s2的断开，直接将残差电压传递到低位电容阵列dac2，和传统结构1相比，结构非常简单，而且没有功耗损失，避免了使用设计复杂，功耗巨大的残差放大器；并且没有电荷共享这一环节，进一步提高了转换时间；本发明从高位电容阵列的最高位权重电容到低位电容阵列的最低位权重电容，容值按照二进制递减，和传统结构中电容容值相等的结构相比，整个电容阵列的面积明显减小，因此，本发明中的结构功耗和版图面积都明显减小，同时速度增加。

附图说明

图1是本发明实施例中基于被动残差传递的flash-sar结构adc的结构示意图。

图2是本发明实施例中基于被动残差传递的flash-sar结构adc的时序图。

图3是本发明实施例中基于被动残差传递的flash-sar结构adc工作状态分解示意图。

图4是本发明实施例中基于被动残差传递的flash-sar结构adc的原理示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图4所示，本实施例中的基于被动残差传递的flash-sar结构adc，包括电容阵列、比较器阵列comp、用于切换电容阵列基准电压的电容阵列切换开关阵列和用于控制电容阵列的次逼近寄存器逻辑控制电路；

电容阵列包括高位电容阵列dac1和低位电容阵列dac2，次逼近寄存器逻辑控制电路包括用于控制高位电容阵列的第一逻辑电路sarlogic1和用于控制低位电容阵列的低位电容阵列第二逻辑电路sarlogic2，所述电容阵列切换开关阵列包括高位电容阵列切换开关sw1和低位电容阵列切换开关sw2；

比较器阵列comp的输出端分别与第一逻辑电路sarlogic1的输入端和第二逻辑电路sarlogic2的输入端连接，第一逻辑电路sarlogic1的输出端与高位电容阵列切换开关sw1连接，第二逻辑电路sarlogic2的输出端与低位电容阵列切换开关sw2连接。

在本实施例中，高位基准电压为vrefp1和vrefn1，低位基准电压为vrefp2和vrefn2，电容阵列包括m位高位电容阵列和n位低位电容阵列，m位高位电容阵列的最高位权重电容到n位低位电容阵列的最低位为权重电容以二进制关系递减，本实施例从高位电容阵列dac1的最高位权重电容到低位电容阵列dac2的最低位权重电容的容值，按二进制比例缩小，与传统结构中电容容值相等的结构相比，整个电容阵列的面积明显减小，因此，本实施例中的结构功耗和版图面积都明显减小，同时速度增加。虽然采用了两组基准电压，但是，由于低位电容阵列的容值很小，对其基准电压的驱动能力要求很低，功耗并没有明显增加。

在本实施例中，还包括第一采样开关s1和第二采样开关s2，第一采样开关s1的一端与输入信号vin连接，第一采样开关s1的另一端分别与高位电容阵列dac1的采样极板和第二采样开关s2的一端连接，第二采样开关s2的另一端分别与低位电容阵列dac2的采样极板和比较器阵列comp的输入端连接。本实施例采用第二采样开关s2作为被动残差传递的关键模块，通过开关s2的断开，直接将残差电压传递到低位电容阵列dac2，和传统结构相比，该结构非常简单，而且没有功耗损失，避免了使用设计复杂，功耗巨大的残差放大器；并且没有电荷共享这一环节，进一步提高了转换时间。

如图1、2所示，以8位adc结构为例进行说明，在本实施例中，当高位电容阵列dac1和低位电容阵列dac2同时处于采样状态时，第一采样开关s1和第二采样开关s2均导通，如图3中p2状态所示，输入信号vin被采样到高位电容阵列dac1和低位电容阵列dac2的采样极板上。当同时采样状态结束后，第一采样开关s1断开，第二采样开关s2保持闭合，如图3中p3状态所示，此时，比较器阵列comp的使能信号第一次clk使能，比较器阵列comp对采样信号vin进行比较，产生高四位电容阵列的控制信号，通过sarlogic1控制dac1的切换开关阵列sw1，经过开关阵列sw1的切换和dac1的建立之后，在高位电容阵列dac1和低位电容阵列dac2的采样极板上产生了残差电压vr，如图3中p4状态所示。此时，开关s2断开，同时，开关s1导通，从而，高位电容阵列dac1重新开始采样，低位电容阵列dac2保持残差电压vr。接下来，比较器阵列comp的使能信号第二次clk使能，比较器阵列comp对残差信号vr进行比较，产生低位数字信号，如图3中p1状态所示，从而完成输入模拟信号vin的8位数字量化过程。

在本实施例中，比较器阵列包括k个比较器，如果m＞n，则比较器的数量k为2^m/2-1，如果m＜n，则比较器的数量k为2^n/2-1，比较器的数量k取决于2^m/2-1和2^m/2-1中数值较大的值，使得比较器的个数能够同时满足两个电容阵列量化精度的要求，本实施例综合利用了flash结构adc速度快和sar结构adc功耗低的优点，如果量化位数为n，比较器的个数和量化位数之间的关系为2^n/2-1，和传统的flash结构adc相比，比较器个数明显减小，充分发挥了flash结构在低精度量化结构中的高速优点，回避了flash结构在高精度量化结构中的功耗大，寄生电容大的缺点。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。