时钟回复装置及方法与流程

本发明涉及一种时钟回复装置，且特别涉及一种用于时钟回复装置中的快速再锁定机制。

背景技术：

时钟回复电路已广泛使用于显示装置及通信电路中，时钟回复电路的范例可包括延迟锁定回路(delaylockedloop，dll)以及锁相回路(phaselockedloop，pll)。dll是接收一个输入信号并输出多个具有相位差信号的电子电路，而pll通常包括一个持续调整的电压控制振荡器以匹配输入时钟信号的频率，包括有dll或pll的电路可以操作在低功率睡眠模式以降低功率消耗。然而，由于dll及pll需要一定的时间以达到稳定而取得对于输入信号的回路锁定，如此的暂态锁定时间在现代高速电路中可能会占据过大的时间长度。因此，对于包括dll或pll的电路在离开睡眠模式时，需要一个快速锁定的机制。

技术实现要素：

本发明在于提供一种时钟回复装置及方法，以达成时钟回复装置中的快速再锁定。

根据本发明的一实施例，提出一种时钟回复装置，时钟回复装置包括时钟数据回复电路以及快速再锁定电路。时钟数据回复电路响应于输入时钟信号产生输出时钟信号。时钟数据回复电路包括电荷泵及电压控制区块，电荷泵产生控制电压，电压控制区块根据控制电压产生输出时钟信号。快速再锁定电路将比较信号转换为模拟输出电压，比较信号指示输入时钟信号与输出时钟信号的比较结果，其中当电荷泵被禁能时，快速再锁定电路的输出路径导通，模拟输出电压施加至电压控制区块的输入端。

根据本发明的一实施例，提出一种时钟回复方法，此方法包括以下步骤。以时钟数据回复电路响应于输入时钟信号产生输出时钟信号，其中时钟数据回复电路包括电荷泵及电压控制区块，电荷泵产生控制电压，电压控制区块根据控制电压产生输出时钟信号；以快速再锁定电路将比较信号转换为模拟输出电压，比较信号指示输入时钟信号与输出时钟信号的比较结果；以及当电荷泵被禁能时，导通快速再锁定电路的输出路径，并施加模拟输出电压至电压控制区块的输入端。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1绘示依据本发明一实施例的时钟回复装置的示意图。

图2绘示依据本发明一实施例的时钟回复装置的示意图。

图3绘示依据本发明一实施例的时钟回复装置的示意图。

图4绘示依据本发明一实施例的时钟回复装置的示意图。

图5绘示依据本发明一实施例的时钟回复装置的示意图。

图6绘示依据本发明一实施例的操作模式与控制信号波形的时序图。

图7绘示依据本发明一实施例的时钟回复方法的流程图。

图8绘示依据本发明一实施例将比较信号转换为模拟输出电压的步骤流程图。

图9绘示依据本发明一实施例的时钟回复方法切换于不同操作模式的流程图。

具体实施方式

时钟回复装置通常包括dll或pll，可应用于多种电路，例如网络接收器或是显示驱动器。在显示驱动器的例子中，一个省电的时钟回复装置可以在介于连续图像帧之间的垂直遮没区间(verticalblankingtimeinterval)切换至睡眠模式。举例而言，在睡眠模式中，源极驱动器内部的dll可被禁能以节省功率消耗。而若是dll离开睡眠模式后重新锁定的时间能够被缩短，睡眠模式的时间就能够拉长，也就能够节省更多功率。此外，若是重新锁定的时间够快，dll也可以在介于连续图像线之间的水平遮没区间(horizontalblankingtimeinterval)被禁能。重新锁定的时间指的是dll从睡眠模式苏醒到锁定状态所花的时间。本公开所提出的时钟回复装置所使用的快速再锁定机制将于以下多个实施例作说明。

在一些实施例中，藉由检测输入信号的频率，可对于控制锁定回路的控制电压初始值最佳化，亦即，初始频率与初始控制电压会很接近目标频率与目标控制电压，因此可达到快速锁定。相较于传统技术，此实施例可具有较快的锁定时间，不会受到电路不稳定特性的影响。

在一些实施例中，数字频率检测器的输出可用以控制由数字模拟转换器(digitaltoanalogconverter，dac)产生的控制电压，数字电路对于制程/电压/温度变异(pvtvariation)的抵抗能力较佳，并且可有效在dll架构中避免死锁(deadlock)或谐波锁定(harmoniclock)的问题。此外，藉由适当设定起始电压，此实施例可在离开睡眠模式后达到快速再锁定。

图1绘示依据本发明一实施例的时钟回复装置1a的示意图。时钟回复装置1a包括时钟数据回复(clockdatarecovery，cdr)电路10以及快速再锁定电路20。时钟数据回复电路10响应于输入时钟信号clkin产生输出时钟信号clkout。时钟数据回复电路10可包括相位检测器(phasedetector，pd)101、电荷泵(chargepump，cp)102、回路滤波器(loopfilter)103及电压控制区块(voltagecontrolledblock)110。相位检测器101可检测输入时钟信号clkin与输出时钟信号clkout之间的相位差。回路滤波器103可包括电容。响应于相位检测器101产生的相位领先/落后的检测结果，电荷泵102与回路滤波器103的组合可用以产生控制电压avc。在此实施例中，电荷泵102可受控于致能控制信号en而被致能(enable)或禁能(disable)。电压控制区块110可根据控制电压avc产生输出时钟信号clkout。在dll类型的cdr电路中，电压控制区块110可包括电压控制延迟线(voltagecontrolleddelayline，vcdl)。在pll类型的cdr电路中，电压控制区块110可包括电压控制振荡器(voltagecontrolledoscillator，vco)。图中所示cdr电路10的架构仅为示例说明，cdr电路10也可使用任何其他适用的架构。

快速再锁定电路20用以将比较信号p1转换为模拟输出电压avout。举例而言，快速再锁定电路20包括用以产生模拟输出电压avout的转换器210。比较信号p1用以指示输入时钟信号clkin与输出时钟信号clkout的比较结果。比较信号p1可由cdr电路10所提供，或者可由快速再锁定电路20根据cdr电路10产生的输出信号而产生。在图1所示的实施例中，比较信号p1由相位检测器101提供。当电荷泵102被禁能时，快速再锁定电路20的输出路径220导通，模拟输出电压avout施加至电压控制区块110的输入端。

在一实施例中，电荷泵102可以在睡眠模式中被禁能(关闭)以节省功率消耗。根据如上所述的实施例，因为模拟输出电压avout是根据比较信号p1而产生，在锁定状态时，模拟输出电压avout的电压电平能够接近于控制电压avc的电压电平。而由于当电荷泵102被禁能时(睡眠模式)，模拟输出电压avout被提供至电压控制区块110，因此在离开睡眠模式后，控制电压avc的起始电压电平能够接近控制电压avc于锁定状态的目标电压电平，而能够达到快速锁定的效果。

图7绘示依据本发明一实施例的时钟回复方法的流程图，此流程图提供一种可应用于如图1所示实施例(但不限于图1实施例)的时钟回复方法。此时钟回复方法包括以下步骤。步骤s300：以时钟数据回复电路10响应于输入时钟信号clkin产生输出时钟信号clkout。时钟数据回复电路10包括电荷泵102及电压控制区块110，电荷泵102产生控制电压avc，电压控制区块110根据控制电压avc产生输出时钟信号clkout。步骤s302：以快速再锁定电路20将比较信号p1转换为模拟输出电压avout，比较信号p1指示输入时钟信号clkin与输出时钟信号clkout的比较结果。步骤s304：当电荷泵102被禁能时，导通快速再锁定电路20的输出路径220，并施加模拟输出电压avout至电压控制区块110的输入端。

值得注意的是，在不同实施例中，比较信号p1可由不同的电路区块所提供。图2绘示依据本发明另一实施例的时钟回复装置1b的示意图，在图2所示的实施例中，时钟数据回复电路10可包括频率检测器(frequencydetector，fd)140，频率检测器140可比较输入时钟信号clkin与输出时钟信号clkout以产生比较信号p1。图3绘示依据本发明再另一实施例的时钟回复装置1c的示意图，在图3所示的实施例中，快速再锁定电路20可包括频率检测器140，频率检测器140可比较输入时钟信号clkin与输出时钟信号clkout以产生比较信号p1。比较信号p1例如可以是极性信号，用以指示输入时钟信号clkin的频率是高于或低于输出时钟信号clkout的频率。在更多其他实施例中，任何能够代表输入时钟信号clkin与输出时钟信号clkout之间的相位/频率差异的信号，皆可以作为比较信号p1而提供至快速再锁定电路20以产生模拟输出电压avout。

在一些实施例中，图2及图3所示的频率检测器140可使用数字电路实作，数字频率检测器能够有效避免模拟比较器的输入偏移(inputoffset)以及不匹配(mismatch)的问题。此外，相较于模拟电路，数字频率检测器对于制程/电压/温度变异的抵抗能力较佳。

图4绘示依据本发明另一实施例的时钟回复装置1d的示意图，此实施例亦绘示了快速再锁定电路20的细节结构，可应用于但不仅限于如图1至图3所示的实施例。在此实施例中，快速再锁定电路20包括控制器211、数字模拟转换器(dac)216、以及开关sw。控制器211用以响应于比较信号p1产生数字码，数字码可具有n位，举例而言，n可以是4到10的正整数，数字码的位元宽度可根据电路的解析度以及速度需求而调整。dac216用以将n位的数字码转换为模拟输出电压avout。开关sw耦接于dac216与时钟数据回复电路10的电压控制区块110的输入端之间，开关sw用以选择性地导通或断开快速再锁定电路20的输出路径220。

对应的时钟回复方法流程可见图8，图8绘示依据本发明一实施例将比较信号转换为模拟输出电压的步骤(例如图7所示的步骤s302)流程图。步骤s310：以控制器211响应于比较信号p1产生数字码。步骤s312：以dac216将数字码转换为模拟输出电压avout。步骤s314：以耦接于dac216与时钟数据回复电路10的电压控制区块110的输入端之间的开关sw，选择性地导通或断开快速再锁定电路20的输出路径220。

控制器211可以有多种实现方式，举例而言，控制器211可根据比较信号p1指示上(输入时钟信号clkin比输出时钟信号clkout快)或下(输入时钟信号clkin比输出时钟信号clkout慢)而设定数字码。在一实施例中，控制器211包括累加器，累加器可根据比较信号p1，逐步的以一个步距(步距例如等于1)增加或减少数字码。在另一实施例中，控制器211包括连续渐近式寄存器控制器(successiveapproximationregistercontroller，sarc)，sarc以二元搜寻法(binarysearch)的逻辑设定数字码，举例而言，sarc可以根据比较信号p1，从数字码的最高有效位(mostsignificantbit，msb)设定到最低有效位(leastsignificantbit，lsb)。

图5绘示依据本发明一实施例的时钟回复装置1e的示意图。在此实例中，快速再锁定电路20包括运算放大器217，运算放大器217耦接至dac216的输出，运算放大器217作为缓冲器以提供足够的驱动强度。控制器211包括连续渐近式寄存器控制器(sarc)212以及耦接至sarc212的计数器213。在此实施例中，sarc212也可使用累加器取代，计数器213的功能将于之后叙述。

参考如图1到图5所示的实施例，以下说明时钟回复装置的操作模式。时钟回复装置1a-1e可切换操作于开机模式、正常模式、以及睡眠模式。图6绘示依据本发明一实施例的操作模式与控制信号波形的时序图。在一实施例中，时钟回复装置1a-1e在开机模式之后，交替切换于正常模式与睡眠模式之间。

当时钟回复装置1a-1e一开始被启动(开机)之后，即进入开机模式。在开机模式中，电荷泵102被禁能，快速再锁定电路20被致能而操作，且快速再锁定电路20的输出路径220被导通。亦即，电荷泵102在开机模式中并不工作，控制电压avc直接由模拟输出电压avout提供。如图6所示，在开机模式中，电荷泵102受控于致能控制信号en而被禁能，如图4所示的开关sw导通(图1当中的输出路径220导通)，控制器211(可包括sarc或累加器)根据比较信号p1设定数字码。举例而言，对于n位的数字码，sarc212可花费n个时钟周期以完成设定数字码。dac216输出模拟输出电压avout，模拟输出电压avout被提供至控制电压avc，使得输出时钟信号clkout锁定输入时钟信号clkin。在开机模式中，时钟数据回复电路10的控制电压avc是由快速再锁定电路20所提供，快速再锁定电路20成功找出控制电压avc的标准值，快速再锁定电路20将这个值以数字码(提供至dac216)以及模拟输出电压avout的形式存储。

在正常模式中，电荷泵102被致能，且快速再锁定电路20的输出路径220被断开，图4所示的开关sw断开。相位检测器101以及电荷泵102的工作方式即如同在一般正常的dll或pll电路，以使得输出时钟信号clkout锁定输入时钟信号clkin。在正常模式中，控制电压avc是与模拟输出电压avout隔绝开来。

在睡眠模式中，电荷泵102被禁能，快速再锁定电路20被禁能而停止操作，且快速再锁定电路20的输出路径220被导通，图4所示的开关sw导通。模拟输出电压avout指示快速再锁定电路20的存储值，且模拟输出电压avout被提供至控制电压avc，以设定在即将到来的正常模式中控制电压avc的初始电压电平。由于快速再锁定电路20所存储的值(在开机模式中所取得)是接近于锁定状态中控制电压avc的目标电压电平，因此从睡眠模式苏醒后可以快速达到再锁定。

图9绘示依据本发明一实施例的时钟回复方法切换于不同操作模式的流程图。步骤s320：在开机模式中禁能电荷泵102并且导通开关sw。步骤s322：在开机模式中以快速再锁定电路20产生模拟输出电压avout。步骤s324：在正常模式中致能电荷泵102并且断开开关sw。步骤s326：在正常模式中，执行正常的dll锁定操作(或是正常的pll锁定操作)。步骤s328：在睡眠模式中禁能电荷泵102并且导通开关sw，睡眠模式中模拟输出电压avout施加至控制电压avc。在一实施例中，步骤s320及步骤s322(开机模式)执行一次，而步骤s324、s326、s328可重复执行多次。

以下提供两个关于快速再锁定电路20于正常模式操作的实施例。在第一个实施例中，在正常模式中快速再锁定电路20被禁能而停止操作，第一个实施例不需使用图5所示的计数器213。在这个实施例中，由控制器211产生的数字码在开机模式之后维持相同。亦即，在开机模式结束后，sarc212即不再响应于比较信号p1的任何改变，在正常模式及睡眠模式中数字码保持一个定值。举例而言，sarc212可以实作为具有自动锁定能力，当sarc212完成从msb到lsb设定数字码之后，sarc212将自己禁能。在此实施例中，每次正常模式开始时，控制电压avc的起始电压电平(已在开机模式中设定)都会相同。如此的硬件设计较为单纯，且功率消耗也会低于以下所提的第二个实施例。

在第二个实施例中，在正常模式中快速再锁定电路20被致能而操作，第二个实施例会使用到图5所示的计数器213。在此实施例中，即使在正常模式中，快速再锁定电路20仍然保持追踪控制电压avc，因此在进入睡眠模式前，模拟输出电压avout能够追踪而保有最新的控制电压avc电压值。亦即，模拟输出电压avout记得前一次锁定时控制电压avc的电压值。因此，在一次正常模式开始时控制电压avc的起始电压电平，会接近于前一次正常模式结束时控制电压avc的最终电压电平。第二个实施例相较于第一个实施例的优点为，能够达到更快速的锁定时间。

一般而言，在开机模式结束后，控制电压avc并不会偏移太多，正常模式中的数字码通常只会微幅修正。请参考图5，在开机模式中数字码可以由sarc212设定，而在正常模式中数字码可由计数器213微调。举例而言，在正常模式中，当比较信号p1指示为上时，计数器213可对数字码增加1；而当比较信号p1指示为下时，计数器213可对数字码减少1。sarc212也可由累加器取代，亦即控制器211可包括累加器耦接至计数器，其中计数器的操作与上述相同。

根据以上所述的实施例，此公开所提出的时钟回复装置与方法能够于睡眠模式苏醒后达到快速锁定。快速再锁定电路能够在开机模式中适当地设定模拟输出电压，藉由在睡眠模式中提供模拟输出电压至控制电压，睡眠模式中的控制电压能够接近于正常模式中的控制电压，因此能够有效降低锁定时间。由于快速再锁定的缘故，睡眠模式的时间能够延长，也因此能有更好的省电效果。此外，可以使用数字频率检测器以产生比较信号，数字频率检测器能够避免模拟比较器的输入偏移与不匹配问题，且对于制程/电压/温度变异的抵抗能力较佳。此公开所提出的时钟回复装置与方法能够应用于dll电路以及pll电路，因此具有广泛的应用空间。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，本领域技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。