一种带误码消除功能的锁定指示器电路的制作方法

本发明涉及一种锁定指示器电路，特别是涉及一种带误码消除功能的锁定指示器电路。

背景技术：

在锁相环中，锁定指示器(lock-detector，以下简称ld)用来指示内部时钟与基准时钟是否处于锁定状态。无论是相位比较还是频率比较，由于判断锁定的标准是单一的，误码总是不可避免。图1是一个相位比较式ld的出现误码时的情况。

如图1所示，一个相位比较式ld的锁定判断是按照如下的标准：在一段连续的δt内，相位差始终小于认为锁定。但是由于环路上的一些问题(相位裕度大小、锁定时间长短等等)，可能会在指示锁定之前有一些小脉冲(如图1)，这些脉冲的宽度并不确定，所以很难通过滤波的手段消除。

上面解释了相位比较式ld误码出现的原因，实际上频率比较式ld的误码产生原因完全类似，只是将相位差换成频率差f而已，依然会出现误码现象。

为解决图1所示的问题，通常的解决办法是增大“判断标准”中的δt，如图2(虚线是增大前的波形)所示。

可以证明，只要δt足够长，误码可以被消除。但是这会带来两个问题：

1、指示锁定的时间比真实锁定的时间要晚很多，造成“锁定时间”很长。

2、δt的增加通常会使得计数器的规模变的比较大，导致面积增大。

技术实现要素：

为克服上述现有技术存在的不足，本发明之目的在于提供一种带误码消除功能的锁定指示器电路，达到消除误码的效果。

为达上述及其它目的，本发明提出一种带误码消除功能的锁定指示器电路，包括：

锁定解锁检测器，用于检测输入时钟clk1与基准时钟clk2处于锁定还是解锁状态，通过于解锁和锁定状态中加入保持状态以消除误码，并输出锁定许可enlock和解锁信号unlock至锁定指示生成电路；

锁定指示生成电路，用于将锁定许可enlock和解锁信号unlock转换为锁定指示信号lock

进一步地，所述锁定解锁检测器为相位比较式或频率比较式。

进一步地，所述相位比较式锁定解锁检测器包括鉴相器、或门、滤波器、第一比较器和第二比较器。

进一步地，所述鉴相器将输入时钟clk1与基准时钟clk2进行鉴相，其输出信号u和d经所述或门进行逻辑运算后再经过所述滤波器进行平滑处理，所述滤波器的输出分两路分别连接至第一比较器一端和第二比较器的一端，所述第一比较器和第二比较器的输出端为所述锁定许可enlock和解锁信号unlock。

进一步地，所述滤波器的输出分两路分别连接至第一比较器的反相输入端和第二比较器的同相输入端。

进一步地，所述第一比较器和第二比较器的另一端分别接第一基准电压和第二基准电压。

进一步地，频率比较式锁定解锁检测器包括频率比较电路、n-bit计数器、第一数据比较器、第二数据比较器、第一d触发器、第二d触发器和第一反相器。

进一步地，所述频率比较电路用于产生输入时钟clk1与基准时钟clk2的频率差信号vout，并以该频率差信号vout为预置控制信号控制所述n-bit计数器工作，同时以该频率差信号vout为时钟定时刷新所述第一d触发器和第二d触发器并将其输入即第一数据比较器的输出和第二数据比较器的输出定时输出，第一d触发器的输出即锁定许可enlock，第二d触发器的输出即解锁信号unlock。

进一步地，所述频率比较电路包括第二反相器、第三d触发器、第四d触发器和异或非门，输入时钟clk1连接至所述第三d触发器的时钟端、所述n-bit计数器的时钟端和第二反相器输入端，第二反相器的输出即互补输入时钟clk1b连接至第四d触发器的时钟端，基准时钟clk2分别连接至第三d触发器和第四d触发器的数据输入端d，第三d触发器和第四d触发器的输出端q连接至所述异或非门的两个输入端，异或非门的输出端即频率差信号vout连接至所述第一d触发器和第二d触发器的时钟端和所述n-bit计数器的复位端。

进一步地，所述锁定指示生成电路包括一sr锁存器，用以将锁定许可enlock和解锁信号unlock转换为锁定指示信号lock。

与现有技术相比，本发明一种带误码消除功能的锁定指示器电路不改变锁定指示器原理的情况下，使用一些简单的逻辑电路，以在“解锁”和“锁定”状态中加入“保持”状态，达到消除误码的效果，本发明不会增加锁定时间，也不必增大计数器的计数值。

附图说明

图1为现有技术之相位比较式锁定指示器出现误码一种情况时序图；；

图2为现有技术增大δt以解决误码问题的时序图；

图3为“锁定”与“未锁定”的临界值不同的锁定指示器时序图；

图4为本发明一种带误码消除功能的锁定指示器电路的电路结构图；

图5为本发明具体实施例中相位比较式的锁定/解锁检测器结构图；

图6为本发明具体实施例中频率比较式的锁定/解锁检测器结构图；

图7为本发明具体实施例中1n-bit计数器时序图(以4-bit为例)；

图8为本发明具体实施例中数据比较器时序图(以4-bit为例)；

图9为本发明具体实施例中锁定、保持、解锁频率示意图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

由前可知，误码产生的原因是由于相位、频率或其它判断锁定鉴别的量，在判断的临界值附近变化，导致锁定指示器短暂指示锁定后重新回到未锁定的状态。本发明的要点在于“锁定”的临界值与“未锁定”的临界值是不同的，两者之间存在一段“缓冲区”，锁定指示器的输出在“缓冲区”中不发生变化。

如图3中，判断未锁定的相位差为这比判断锁定的相位差大，在ld第一次判断锁定后，尽管相位差在一段时间内大于但是仍然比来得小，因此ld的输出没有变为低，这就消除了原先的小脉冲。

可见，通过设置合适的和可以消除ld的误码。

图4为本发明一种带误码消除功能的锁定指示器电路的电路结构图。如图4所示，本发明一种带误码消除功能的锁定指示器电路，包括：锁定解锁检测器10和锁定指示生成电路20。

其中，锁定解锁检测器10用于检测输入时钟clk1与基准时钟clk2处于锁定还是解锁状态，其可以是相位比较式也可以是频率比较式：相位比较式锁定解锁检测器由鉴相器101、或门102、滤波器103、第一比较器104和第二比较器105组成，鉴相器101将输入时钟clk1与基准时钟clk2进行鉴相，其输出信号u和d经或门102进行逻辑运算后再经过滤波器103进行平滑处理，滤波器103的输出分两路分别连接至第一比较器104的反相输入端和第二比较器105的同相输入端，第一比较器(amp)104和第二比较器(amp)105的输出端为锁定许可enlock和解锁信号unlock；频率比较式锁定解锁检测器由频率比较电路111、n-bit计数器112、第一数据比较器113、第二数据比较器114、第一d触发器(d1)115、第二d触发器(d2)116和反相器inv1(inv)117组成，反相器inv2、d触发器d3、d触发器d4和异或非门x1组成频率比较电路111，用于产生输入时钟clk1与基准时钟clk2的频率差信号vout，并以该频率差信号vout为预置控制信号控制n-bit计数器112工作，同时以该频率差信号vout为时钟定时刷新第一d触发器(d1)115和第二d触发器(d2)116并将其输入即第一数据比较器113的输出和第二数据比较器114的输出定时输出，第一d触发器(d1)115的输出即锁定许可enlock，第二d触发器(d2)116的输出即解锁信号unlock；锁定指示生成电路20由一sr锁存器(也即rs触发器)组成，用于将锁定许可enlock和解锁信号unlock转换为锁定指示信号lock。

输入时钟clk1和基准时钟clk2分别连接至锁定解锁检测器10的两个输入端，锁定解锁检测器10的两个输出锁定许可enlock和解锁信号unlock分别连接至锁定指示生成电路20的置位端s和复位端r，锁定指示生成电路20的为系统输出锁定指示lock。

本发明一种带误码消除功能的锁定指示器的时序图如图3所示，可见其不会增加锁定时间，也不必增大计数器的计数值。

具体地，如图5所示，对相位比较式锁定解锁检测器，输入时钟clk1和基准时钟clk2分别连接至鉴相器101的两个输入端，鉴相器101的两个输出端第一鉴相输出u和第二鉴相输出d分别连接至或门102的两个输入端，或门102的输出连接至滤波器103的输入端，滤波器103的分两路分别连接至第一比较器104的反相输入端和第二比较器105的同相输入端，第一基准电压vref1连接至第一比较器104的同相输入端，第二基准电压vref2连接至第二比较器105的反相输入端，第一比较器104的输出端即锁定许可enlock连接至锁定指示生成电路20的置位端s，第二比较器105的输出端即解锁信号unlock连接至锁定指示生成电路20的复位端r。

如图6所示，对频率比较式锁定解锁检测器，输入时钟clk1连接至第三d触发器d3的时钟端clk、n-bit计数器112的时钟端和第二反相器inv2的输入端，第二反相器inv2的输出即互补输入时钟clk1b连接至第四d触发器d4的时钟端clk，基准时钟clk2分别连接至第三d触发器d3和第四d触发器d4的数据输入端d，第三d触发器d3和第四d触发器d4的输出端q连接至异或非门x1的两个输入端，异或非门x1的输出端即频率差信号vout连接至第一d触发器d1和第二d触发器d2的时钟端clk和n-bit计数器112的复位端r，n-bit计数器112的输出d<n:1>连接至第一数据比较器113、第二数据比较器114的输入端，第一数据比较器113、第二数据比较器114的输出分别连接至第一d触发器d1和第二d触发器d2的数据输入端d，第二d触发器d2的输出连接至第一反相器inv1的输入端，第一d触发器d1的输出端即锁定许可enlock连接至锁定指示生成电路20的置位端s，第一反相器inv1的输出端即解锁信号unlock连接至锁定指示生成电路20的复位端r。

图7为本发明具体实施例中n-bit计数器时序图(以4-bit为例)。在n-bit计数器112的复位端r(本发明为频率差信号vout)为0时，第一个时钟clk(本发明为输入时钟clk1)上升沿使n-bit计数器112的输出d<n:1>为1，第二个时钟clk(本发明为输入时钟clk1)上升沿使n-bit计数器112的输出d<n:1>为2，……，第n个时钟clk(本发明为输入时钟clk1)上升沿使n-bit计数器112的输出d<n:1>为n，任何时候，当n-bit计数器112的复位端r(本发明为频率差信号vout)为1时，n-bit计数器112的输出被复位，n-bit计数器112的输出d<n:1>为0。

图8为本发明具体实施例中数据比较器的时序图(以4-bit为例)。在数据比较器的输入小于n时，其输出为0，当数据比较器的输入大于等于n时，其输出为1。

对于频率比较式锁定指示器电路，其工作原理如下：

该电路利用输入时钟clk1的上升沿和下降沿分别来采集基准时钟clk2的电平。然后让这两个电平做异或非(xnor)。设输入时钟clk1的频率是f1，基准时钟clk2的频率是f2，频率差信号vout的频率是fo，那么fo会正比于|f1-f2|。具体为

fo＝2|f1-f2|

这个频率差信号信号用来采集两个数据比较器(第一数据比较器113、第二数据比较器114)的比较结果，同时重置n-bit计数器112。

如果输入时钟clk1与基准时钟clk2的频率相差很大，n-bit计数器112的计数值d<n:1>没有达到第一阈值n1和第二阈值n2(n1>n2)，两个数据比较器(第一数据比较器113、第二数据比较器114)的比较结都为0，sr锁存器复位，锁定指示lock为0，指示不锁定。当f1与f2的频率逐渐接近，使得n1＞d<n:1>≥n2时，数据比较器1(第一数据比较器113)的比较结果是“0”，数据比较器2(第二数据比较器114)的比较结果是“1”，sr锁存器处于保持状态，锁定指示lock保持原先的值。如果f1和f2更加接近，直到计数器的计数值d<n:1>＞n1，此时两个数据比较器(第一数据比较器113、第二数据比较器114)的输出都是“1”，sr锁存器置位，锁定指示lock为1，指示锁定。

通过计算可以知道，锁定的条件是：

解锁条件是

或

其锁定、保持、解锁频率示意图如图9所示。

综上所述，本发明一种带误码消除功能的锁定指示器电路不改变锁定指示器原理的情况下，使用一些简单的逻辑电路，以在“解锁”和“锁定”状态中加入“保持”状态，达到消除误码的效果，本发明不会增加锁定时间，也不必增大计数器的计数值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。