一种过采样式PipelineSAR‑ADC系统的制作方法

本发明涉及集成电路技术领域，具体是一种过采样式pipelinesar-adc系统。

背景技术：

模数转换器(adc)作为将模拟信号转换成数字信号的关键器件，在航空航天与防务、汽车应用、软件无线电、消费电子、视频监控与图像采集、雷达通信等领域发挥着至关重要的作用。随着现代技术的不断发展，这些领域对速度和分辨率的要求不断提升，对模数转换器的要求也越来越高。

传统的模数转换器常常采用pipeline-adc和sar-adc两种结构，其中，pipeline-adc结构应用时存在以下缺点：第一、pipeline-adc受电容失配的影响较大，这导致pipeline-adc分辨率受到很大的限制；第二，pipeline-adc需要配备误差修正模块，这会增加adc的功耗和面积，限制其在工业控制等领域的应用。sar-adc结构应用时存在以下缺点：因sar-adc采用逐渐逼近式的电压比较方法，导致其无法运用在高速的环境中，即sar-adc的采样速率低。

技术实现要素：

本发明的目的在于解决传统模数转换器存在的分辨率低和采样速率低的问题，提供了一种过采样式pipelinesar-adc系统，其具有pipeline和sar-adc结构结合的优点，能提升输出速率和分辨率。

本发明解决上述问题主要通过以下技术方案实现：一种过采样式pipelinesar-adc系统，包括顺次连接的过采样开关、模数转换系统及数字扩位系统，所述模数转换系统包括逐次逼近型模数转换模块和寄存器，所述逐次逼近型模数转换模块的数量为n块，n为大于或等于2的正整数，n块所述的逐次逼近型模数转换模块顺次连接形成n阶，每块逐次逼近型模数转换模块的阶数与其在所有逐次逼近型模数转换模块中输入信号的次序对应，每块逐次逼近型模数转换模块的数字输出端均与寄存器的输入端连接；所述数字扩位系统包括数字位增加模块和时钟控制模块，所述数字位增加模块包括级联积分梳状滤波器及与级联积分梳状滤波器连接的移动平均滤波器；其中，

过采样开关，用于输入模拟信号并采样后输出；

逐次逼近型模数转换模块，用于将输入其内的模拟信号转换成数字信号，并发送至寄存器，其中，第一阶逐次逼近型模数转换模块输入的信号为过采样开关输出的信号；

寄存器，用于接收逐次逼近型模数转换模块输出的数字信号，并将n阶逐次逼近型模数转换模块输出的数字信号组合成流水线形式输出；

时钟控制模块，用于向级联积分梳状滤波器和移动平均滤波器提供时钟信号；

级联积分梳状滤波器，用于接收时钟控制模块发出的时钟信号，并在接收到触发启动时钟信号时接收寄存器输出的数字码，然后进行积分和降频，且在积分过程中实现位数的递增；

移动平均滤波器，用于接收时钟控制模块发出的时钟信号，并在接收到触发启动时钟信号时去除时钟抖动和级联积分梳状滤波器输出数字码的固有噪声，以实现平滑输出。

本发明应用时，由数字位增加模块和时钟控制模块来完成高精度的输出。在具体实施时，将数字码通过级联积分梳状滤波器进行累加的过程实现位数的增加，而不需要很多的存储元件。

进一步的，所述逐次逼近型模数转换模块包括采样开关、电容阵列、比较器、逻辑控制模块及输出缓冲模块，所述采样开关和电容阵列的数量均为两个，两个所述的采样开关与两个电容阵列的输入端一一对应连接，两个所述的电容阵列的输出端分别连接比较器的同相输入端和反相输入端；所述比较器的输出端与逻辑控制模块的输入端连接，所述逻辑控制模块的数字控制输出端与电容阵列的数字位控制输入端连接，逻辑控制模块的输出端与输出缓冲模块的输入端连接。

进一步的，任意相邻两块逐次逼近型模数转换模块之间的线路上均设有信号放大电路。

进一步的，所述级联积分梳状滤波器由多个单级cic滤波器级联构成。

进一步的，所述cic滤波器包括积分器、抽取器及微分器，所述积分器、抽取器及微分器顺次连接。

综上所述，本发明具有以下有益效果：(1)本发明整体结构简单，使用元器件少，便于实现，成本低，本发明采用sar-adc电路结构和pipeline运作方式相结合，可有效的提高adc的输出速率。

(2)本发明采用全差分式的结构和数字扩位技术，能降低噪声和电容失配的干扰。

(3)本发明应用时进行逐步量程划分，能把全量程从最大的(第一级)到最小的(n级)进行划分，每级都进行sar-adc的转换，然后组成pipeline(流水线)形式重组输出，使得最终输出的分辨率大大的提升。

(4)本发明在提升分辨率的同时不受电源电压变化的影响，最终实现高分辨率、高线性度的输出，进而有利于本发明的推广应用。

(5)本发明应用时能适用于多种不同输入的位宽，使得本发明应用时更便于推广应用。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明一个具体实施例的结构示意图；

图2为本发明一个具体实施例中模数转换系统的框图；

图3为图2中逐次逼近型模数转换模块的框图；

图4为图1中数字扩位系统的框图；

图5为图4中级联积分梳状滤波器的结构示意图；

图6为单级cic滤波器的框图；

图7为本发明一个具体实施例的应用框图；

图8为本发明一个具体实施例的仿真图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1：

如图1及图2所示，一种过采样式pipelinesar-adc系统，包括顺次连接的过采样开关、模数转换系统及数字扩位系统，其中，模数转换系统包括逐次逼近型模数转换模块和寄存器，其中，逐次逼近型模数转换模块的数量为n块，n为大于或等于2的正整数，n块逐次逼近型模数转换模块顺次连接形成n阶。本实施例中每块逐次逼近型模数转换模块的阶数与其在所有逐次逼近型模数转换模块中输入信号的次序对应，n阶逐次逼近型模数转换模块输入信号的次序为：第一阶逐次逼近型模数转换模块、第二阶逐次逼近型模数转换模块、……、第n阶逐次逼近型模数转换模块。本实施例在具体设置时，任意相邻两块逐次逼近型模数转换模块之间的线路上均设有信号放大电路。本实施例的过采样开关用于输入模拟信号并采样后输出，第一阶逐次逼近型模数转换模块输入的信号为过采样开关输出的信号。

pipelinesar-adc系统，包括逐次逼近型模数转换模块和寄存器，所述逐次逼近型模数转换模块的数量为n块，n为大于或等于2的正整数，n块所述的逐次逼近型模数转换模块顺次连接形成n阶，每块逐次逼近型模数转换模块的阶数与其在所有逐次逼近型模数转换模块中输入信号的次序对应，每块逐次逼近型模数转换模块的数字输出端均与寄存器的输入端连接；其中，逐次逼近型模数转换模块，用于将输入其内的模拟信号转换成数字信号，并发送至寄存器；寄存器，用于接收逐次逼近型模数转换模块输出的数字信号，并将n阶逐次逼近型模数转换模块输出的数字信号组合成流水线形式输出。

本实施例的每块逐次逼近型模数转换模块的数字输出端均与寄存器的输入端连接，逐次逼近型模数转换模块，用于将输入其内的模拟信号转换成数字信号，并发送至寄存器；寄存器用于接收逐次逼近型模数转换模块输出的数字信号，并将n阶逐次逼近型模数转换模块输出的数字信号组合成流水线形式输出。

如图4、图5所示，本实施例的数字扩位系统包括数字位增加模块和时钟控制模块，其中，数字位增加模块包括级联积分梳状滤波器及与级联积分梳状滤波器连接的移动平均滤波器。本实施例的级联积分梳状滤波器和移动平均滤波器两者的时钟连接时钟控制模块的时钟信号端clk，时钟控制模块用于向级联积分梳状滤波器和移动平均滤波器提供时钟信号。本实施例的级联积分梳状滤波器用于接收时钟控制模块发出的时钟信号，并在接收到触发启动时钟信号时接收寄存器输出的数字码，然后进行积分和降频，且在积分过程中实现位数的递增。本实施例的移动平均滤波器用于接收时钟控制模块发出的时钟信号，并在接收到触发启动时钟信号时去除时钟抖动和级联积分梳状滤波器输出信号的固有噪声，以实现平滑输出。

本实施例的级联积分梳状滤波器由多个单级cic滤波器级联构成，其中，单级cic滤波器结构图如图6所示。cic滤波器包括积分器、抽取器及微分器，积分器、抽取器及微分器顺次连接。

本实施例中单级cic滤波器的抽取倍数为d，积分器的时域表达式为y1(n)＝y1(n-1)+x1(n)，微分器的时域表达式为y2(n)＝x2(n)-x2(n-d)，其中，x1(n)为积分器输入的数字码，y1(n)为积分器输出的数字码，x2(n)为微分器输入的数字码，y2(n)为微分器输出的数字码。级联积分梳状滤波器就是将单级cic多级级联完成积分和降频，在每一级积分过程都有相应位数的递增，递增的位数为将q级cic滤波器串行连接，得到总的输出数字量位数的表达式为bout＝qlog2d+bin，其中q为级联的级数，bin为输入信号的位宽。以此来实现位数的扩展，输出频率降低d倍。本实施例的移动平均滤波器主要用于提高系统输出的可靠性和精度，合理的去除电路固有噪声和时钟抖动所带来的误差，确保不降低数据精度提高分辨率，平滑输出。移动平均滤波器的时域表达式为其中，n为移动平均窗口的大小，y3(n)为移动平均滤波器输出的数字码。

本实施例应用时，级联积分梳状滤波器的输入为b0、……、bm，输出移动平均滤波器输出端为最终实现的数字位增加为(1/2+qlog2d)位。

本实施例应用时，模拟输入信号x(t)以过采样的方式(采样频率远大与信号的带宽)通过开关oversamp采样成x(z)，x(z)进入第一阶逐次逼近型模数转换模块，通过第一阶逐次逼近型模数转换模块把模拟信号转成n1位数字信号d1储存至寄存器。由第一阶逐次逼近型模数转换模块输出的残余电压vo1经信号放大电路放大成电压vi2，电压vi2经第二阶逐次逼近型模数转换模块把模拟信号转成n2位数字信号d2储存至寄存器，由第二阶逐次逼近型模数转换模块输出的残余电压vo2经信号放大电路放大成电压vi3。以此类推，在最后一阶输入信号vin进入第n阶逐次逼近型模数转换模块后，把模拟信号转成nn位数字信号dn。最后n位数字输出信号x(n)进入数字扩位系统后，由数字扩位系统把n位的数字信号【x(n)】扩展成(n+m)位,最终输出(n+m)位数字的模数转换数字信号adc(n)。

如图7所示，本实施例应用并实现了一个24位模数转换器(24-bitadc)。模拟输入信号x(t)由过采样开关采样成x(z)进入模数转换系统，模数转换系统转换成16位数字信号后，通过数字扩位系统将16位的数字信号提升到24位数字信号，最终输出24位数字的模数转换数字信号。该24位过采样式pipelinesar-adc系统采样速率为33khz，参考电压为2.5v，输入信号从0v变化至2.5v。输出结果为有效位数(enob)达到16位，积分非线性(inl)小于0.5lsb，微分非线性(dnl)小于0.5lsb。图8所示24位过采样式pipelinesar-adc系统的仿真图，仿真方法是将24位过采样式pipelinesar-adc系统的输出数字信号通过一个理想的dac，由dac输出的模拟信号与输入的模拟信号进行比较。其中图8所示坐标系中上方的线条是从0v变化至2.5v的电压输入信号，下方的线条是该电路由输出数字信号转换成的模拟信号。从图8可知，该电路的电压输出信号呈线性变化而且和电压输入信号基本相符。

实施例2：

本实施例在实施例1的基础上做出了如下进一步限定：本实施例的逐次逼近型模数转换模块包括采样开关、电容阵列、比较器、逻辑控制模块及输出缓冲模块，其中，电容阵列设有in、out、g、h、l及c1-n引脚，逻辑控制模块设有in、out、clk、c1(1-n)及c2(1-n)引脚。本实施例中采样开关和电容阵列的数量均为两个，两个采样开关分别为采样开关samp1和采样开关samp2，采样开关samp1和采样开关samp2分别与两个电容阵列的in输入端一一对应连接，输入电压vip(t)由采样开关samp1输入，输入电压vin(t)由采样开关samp2输入。两个电容阵列的out输出端分别连接比较器的同相输入端和反相输入端。比较器的输出端与逻辑控制模块的in输入端连接，逻辑控制模块的c1(1-n)数字控制输出端与一个电容阵列的c1-n数字位控制输入端连接，逻辑控制模块的c2(1-n)数字控制输出端与另一个电容阵列的c1-n数字位控制输入端连接，逻辑控制模块的out输出端与输出缓冲模块的输入端连接。

本实施例应用时，两个电容阵列的h端输入参考高电压vrefh，两个电容阵列的l端输入参考低电压vrefl，两个电容阵列的g端输入地电压gnd，逻辑控制模块的clk时钟输入端输入时钟clock信号。在采样阶段时，采样开关samp1、采样开关samp2闭合，差分式正端输入电压vip(t)通过采样开关samp1形成vip(z)进入一个电容阵列，负端输入电压vin(t)通过采样开关samp2形成vin(z)进入另一个电容阵列。在比较阶段时，采样开关samp1、采样开关samp2断开，比较器cmp比较两个电容阵列输出电压vp和vn之间的大小,从而确定比较器cmp的输出逻辑dcmp输入至逻辑控制模块。根据输出电压值输入到逻辑控制模块的in输入端，逻辑控制模块从c1(1-n)输出相应数字位置的控制信号至一个电容阵列的控制端口c1-n，以及从c2(1-n)输出相应数字位置的控制信号至另一个电容阵列的控制端口c1-n，进而消除两个电容阵列对应该数字位置内部储存的电荷，同时也记下该数字位置的相应数字数据。完成一次比较程序后，逻辑控制模块以同样的方式逐次循环地消除电容阵列内部储存的电荷，来完成全部数字位置的输出数据，最后以流水线(pipeline)的形式输出最终数字数据dout。由具体需求可选择添加输出缓冲模块输出缓冲信号dbout。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。