本实用新型涉及时钟检测领域，尤其涉及一种时钟检测装置。
背景技术：
MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor, 金属-氧化物半导体场效应晶体管,简称MOS晶体管）。
在混合信号集成电路中，使用的时钟源主要是片上的振荡器、锁相环，以及片外晶体振荡器。而混合信号集成电路的应用可能遇到碰撞、跌落等复杂应用条件，容易出现异常状况，导致时钟失效，如果时钟失效，可能使整个电路系统出错而陷入瘫痪状态，无法正常运行。
技术实现要素：
为了解决上述技术问题，本实用新型的目的是提供一种时钟检测装置，实时检测时钟信号是否输出三态、时钟信号的频率是否异常。
本实用新型所采用的技术方案是：一种时钟检测装置，包括时钟信号输入电路、第一充放电电路、第二充放电电路和逻辑输出电路，所述时钟信号输入电路的输入端用于接收待测时钟信号，所述时钟信号输入电路的输出端分别连接第一充放电电路的输入端和第二充放电电路的输入端，所述第一充放电电路的输出端连接逻辑输出电路的第一输入端，所述第二充放电电路的输出端连接逻辑输出电路的第二输入端。
优选的，所述时钟信号输入电路包括第一电阻和第一MOS晶体管，所述第一MOS晶体管是NMOS晶体管，所述第一MOS晶体管的栅极用于接收待测时钟信号，所述第一电阻的一端连接电源，所述第一电阻的另一端连接所述第一MOS晶体管的漏极，所述第一MOS晶体管的源极连接电源地。
优选的，所述第一充放电电路包括第二电阻、第二MOS晶体管和第一电容，所述第二MOS晶体管是NMOS晶体管，所述第二MOS晶体管的栅极与所述第一MOS晶体管的漏极连接，所述第二电阻的一端连接电源，所述第二电阻的另一端连接所述第二MOS晶体管的漏极，所述第二MOS晶体管的源极连接电源地，所述第二MOS晶体管的漏极通过连接第一电容连接电源地，所述第二MOS晶体管的漏极连接逻辑输出电路的第一输入端。
优选的，所述第二充放电电路包括第三电阻、第三MOS晶体管和第二电容，所述第三MOS晶体管是PMOS晶体管，所述第三MOS晶体管的栅极与所述第一MOS晶体管的漏极连接，所述第三MOS晶体管的源极连接电源，所述第三MOS晶体管的漏极通过连接第三电阻连接电源地，所述第三MOS晶体管的漏极还通过了连接第二电容连接电源地，所述第三MOS晶体管的漏极连接逻辑输出电路的第二输入端。
优选的，所述逻辑输出电路包括异或非门，所述异或非门的第一输入端与第二MOS晶体管的漏极连接，所述异或非门的第二输入端与第三MOS晶体管的漏极连接。
本实用新型的有益效果是：本实用新型一种时钟检测装置，包括时钟信号输入电路、第一充放电电路、第二充放电电路和逻辑输出电路，实现实时检测时钟信号是否输出三态即高电平、低电平或高阻态，实时检测时钟信号的频率是否发生异常，以防止电路系统出错。
附图说明
下面结合附图对本实用新型的具体实施方式作进一步说明：
图1是本实用新型一种时钟检测装置具体实施例电路示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1是本实用新型一种时钟检测装置具体实施例电路示意图，如图1所示，一种时钟检测装置，包括时钟信号输入电路、第一充放电电路、第二充放电电路和逻辑输出电路，时钟信号输入电路的输入端用于接收待测时钟信号，时钟信号输入电路的输出端分别连接第一充放电电路的输入端和第二充放电电路的输入端，第一充放电电路的输出端连接逻辑输出电路的第一输入端，第二充放电电路的输出端连接逻辑输出电路的第二输入端。
时钟信号输入电路包括第一电阻R1、第一MOS晶体管M1，本实施例第一MOS晶体管M1采用NMOS晶体管，第一MOS晶体管M1的栅极用于接收待测时钟信号，第一电阻R1的一端连接电源VDD，第一电阻R1的另一端连接第一MOS晶体管M1的漏极，第一MOS晶体管M1的源极连接电源地。第一MOS晶体管M1的漏极作为时钟信号输入电路的输出端。第一充放电电路包括第二电阻R2、第二MOS晶体管M2和第一电容C1，本实施第二MOS晶体管M2采用NMOS晶体管，第二MOS晶体管M2的栅极连接第一MOS晶体管M1的漏极，第二电阻R2的一端连接电源VDD，第二电阻R2的另一端连接第二MOS晶体管M2的漏极，第二MOS 晶体管M2的源极连接电源地，第二MOS晶体管M2的漏极通过连接第一电容C1连接电源地，第二MOS晶体管的漏极连接逻辑输出电路的第一输入端。第二充放电电路包括第三电阻R3、第三MOS晶体管M3和第二电容C2，本实施例第三MOS晶体管M3是PMOS晶体管，第三MOS晶体管M3的栅极与第一MOS晶体管M1的漏极连接，第三MOS晶体管M3的源极连接电源VDD，第三MOS晶体管M3的漏极通过连接第三电阻R3连接电源地，第三MOS晶体管M3的漏极还通过连接第二电容C2连接电源地，第三MOS 晶体管M3的漏极连接逻辑输出电路的第二输入端。本实施例逻辑输出电路为异或非门，本实施例异或非门为双阈值异或非门。如图1所示，异或非门XNOR的第一输入端与第二MOS晶体管M2的漏极连接，异或非门XNOR的第二输入端与第三MOS 晶体管M3的漏极连接，异或非门XNOR的输出端作为整个时钟检测装置的输出端。
如图1所示，待测时钟信号IN正常输出时是方波信号，当待测时钟信号IN为高电平时，第一MOS晶体管M1的漏极为低电平，第二MOS晶体管M2截止，第一电容C1开始充电，第三MOS晶体管M3开启，第二电容C2开始充电，当待测时钟信号IN变为低电平时，第一MOS晶体管M1的漏极变为高电平，第二MOS晶体管M2开启，第一电容C1开始放电，第三MOS晶体管M3截止，第二电容C2开始放电，本实施例异或非门XNOR采用双阈值异或非门，因此，在待测时钟信号正常状态下，在一定频率范围（频率范围可根据实际待测时钟信号频率对第一电容C1、第二电容C2、第二电阻R2和第三电阻R3的参数进行设置）内，第一电容C1的充电速度比第二电容C2的充电速度慢，第一电容C1的放电速度比第二电容C2的放电速度快，当第一电容C1和第二电容C2均处于充电状态时，由于第一电容C1的充电速度慢，第一电容C1的电压低于异或非门XNOR的低阈值，第二电容C2由于充电速度快，第二电容C2的电压瞬间高于异或非门XNOR的高阈值，异或非门XNOR输出低电平，当第一电容C1和第二电容C2均处于放电状态时，由于第一电容C1的放电速度快，第一电容C1的电压仍低于异或非门XNOR的低阈值，由于第二电容C2的放电速度慢，第二电容C2的电压仍高于异或非门XNOR的高阈值，异或非门XNOR输出低电平，因此，在待测时钟信号正常输出的情况下，异或非门XNOR一直输出低电平。
待测时钟信号的异常情况分为三种：高电平，低电平或者高阻态。当待测时钟信号IN出现异常，持续高电平时，第一MOS 晶体管M1开启，第一MOS晶体管M1的漏极为低电平，第二MOS晶体管M2截止，第一电容C1开始充电，使得第一电容C1上的电压高于异或非门XNOR的高阈值，第三MOS晶体管M3开启，第二电容C2开始充电，使得第二电容C2上的电压高于异或非门XNOR的高阈值，此时，异或非门XNOR的输出端由低电平变为高电平。当待测时钟信号IN出现异常，持续为低电平时，第一MOS晶体管M1截止，第一MOS晶体管M1的漏极为高电平，第二MOS晶体管M2开启，第一电容C1放电，使得第一电容C1上的电压低于异或非门XNOR的低阈值，第三MOS晶体管M3截止，第二电容C2放电，通过电阻R3拉到低电平，使得第二电容C2上的电压低于异或非门XNOR的低阈值，此时，异或非门XNOR的输出端由低电平变为高电平。当待测时钟信号IN为高阻态时，第一MOS晶体管M1截止，第一MOS晶体管M1的漏极为高电平，第二MOS晶体管M2开启，第一电容C1放电，使得第一电容C1上的电压低于异或非门XNOR的低阈值，第三MOS晶体管M3截止，第二电容C2放电，通过电阻R3拉到低电平，使得第二电容C2上的电压低于异或非门XNOR的低阈值，此时，异或非门XNOR的输出端由低电平变为高电平。因此，当待测时钟信号正常时，时钟检测装置输出低电平，当待测时钟信号持续输出高电平、低电平或者高阻态时，时钟检测装置均输出高电平。
当频率出现异常，待测时钟信号频率小于时钟信号频率正常值时，当第一电容C1和第二电容C2处于放电状态时，第一电容C1的电压低于异或非门XNOR的低阈值，由于放电时间长，使得第二电容C2的电压也低于异或非门XNOR的低阈值，异或非门XNOR由低电平变为高电平；待测时钟信号频率高于时钟信号频率正常值时，当第一电容C1和第二电容C2处于充电状态时，第一电容1的电压低于异或非门XNOR的低阈值，由于充电时间短，使得第二电容C2的电压低于异或非门XNOR的低阈值，异或非门XNOR由低电平变为高电平。
本实用新型一种时钟检测装置，包括时钟信号输入电路、第一充放电电路、第二充放电电路和逻辑输出电路，实现实时检测时钟信号是否输出三态即高电平、低电平或高阻态，实时检测时钟信号的频率是否发生异常，以防止电路系统出错。
以上是对本实用新型的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。