本实用新型涉及一种集成压控振荡器。
背景技术：
振荡器是射频芯片中重要组成电路之一，多用于提供精度高的频率源中。比如锁相环，变频器，频率综合器等，其性能的好坏对芯片整体有很大的影响。衡量压控振荡器性能的主要指标是相位噪声和频域(也即调谐范围)，随着通信技术信号频率越来越高，压控振荡器的性能指标要求也越来越高。
现有的传统压控振荡器的电路结构如图1所示，它采用NMOS作为有源负载，两个可变电容C16、C17和L4构成无源网络，其中C16、 C17串联再与L4并联，有源负载由N15、N16组成，N15的栅极接N16 的漏极，N16的栅极接N15的漏极，N15、N16的源极接在一起，N15 的漏极接电感的一端，N16的漏极接电感的另一端，电源部分由N17 和VDD构成，VDD接电感的中间位置，N17漏极接N15、N16的源极， N17的栅极接固定点位VB2，N17的源极接地。这种结构相位噪声不理想，而且调谐范围窄，调谐线性度差。
综上所述，如何提供一种设计合理，适用范围广泛的集成压控振荡器成为了本领域技术人员亟待解决的问题。
技术实现要素：
本实用新型要解决的技术问题在于，针对现有技术存在的技术问题，本实用新型提供一种结构合理的集成压控振荡器，设计合理，结构简单，适用范围广泛。
为了解决上述技术问题，本实用新型提供了一种集成压控振荡器，用于向外部提供优秀频率源电路，其特征在于，电路包括主振电路和辅助电路组成，所述主振电路由LC无源网络、至少一对PMOS和 NMOS组成的有源负载组成；辅助电路由LC滤波电路以及电容调谐阵列组成；所述主振电路采用差分电路形式，所述辅助电路采用尾电流源滤波；
所述主振电路包括C1、C2、C3、L1、L2以及N1、N2、P1、P2，所述无源网络中C1、C2串联再和电感L1并联，所述NMOS由N1和 N2两个NMOS管构成，其中N1的栅极接N2的漏极，N2的栅极接N1 的漏极，N1和N2的源极接同一个电位；所述PMOS由P1和P2构成，其中P1的栅极接P2的漏极，P2的栅极接P1的漏极，P1和P2的源极接VDD；三个子电路中P1和N1的漏极与电感和电容的一端连接在一起作为输出V01，P2和N2的漏极与电容和电感的另一端连接在一起作为输出V02；
所述辅助电路包括N4至N12和C4至C9，通过3个数字开关控制电容的大小；其中C4、C6和C8的一端接在一起，作为输出端V01； C5、C7和C9的一端接在一起，作为输出端V02，C4的另一端接N4 的漏端和N10的源端，C5的另一端接N5的漏端和N10的漏端，N4的源端接地，N5的源端接地，N4、N5和N10的栅端接在一起并与数字开关控制信号K1相连；C6的另一端接N6的漏端和N11的源端，C7 的另一端接N7的漏端和N11的漏端，N6的源端接地，N7的源端接地， N6、N7和N11的栅端接在一起并与数字开关控制信号K2相连；C8的另一端接N8的漏端和N12的源端，C9的另一端接N9的漏端和N12 的漏端，N8的源端接地，N9的源端接地，N8、N9和N12的栅端接在一起并与数字开关控制信号K3相连。
进一步的，其中C8＝C9＝2C6＝2C7＝4C4＝4C5，N10：N11：N12的宽长比为1:2:4。
进一步的，所述电路中所有NMOS的衬底都接地，所有PMOS的衬底接电源VDD。
与现有技术相比，本实用新型取得了以下有益效果：提高了相位噪声，和调谐范围，改善了调谐线性度。
上面设计的利用差分输出方式、LC滤波技术以及使用开关电容阵列能有效的降低相位噪声和提高调谐范围和线性度，能明显改善传统压控振荡器的不足之处，电路设计简单，性能优秀。在smi c0.18 微米标准工艺下，利用Candence Spectre仿真器仿真，结果如下：相位噪声：-115dBc/Hz@1MHz，调谐范围为30％，调谐线性度好。
附图说明
此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本发明，并不构成对本实用新型的不当限定。在附图中：
图1是传统压控振荡器的电路结构示意图；
图2是本实用新型的主振电路结构示意图；
图3是本实用新型的辅助电路结构示意图。
具体实施方式
如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。说明书后续描述为实施本申请的较佳实施方式，然所述描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。本申请的保护范围当视所附权利要求所界定者为准。
以下结合附图对本申请作进一步详细说明，但不作为对本申请的限定。
实施例一：
如图1图2本实用新型的主振电路结构示意图、图3本实用新型的辅助电路结构示意图所示，一种集成压控振荡器，用于向外部提供优秀频率源电路，其特征在于，电路包括主振电路和辅助电路组成，所述主振电路由LC无源网络、至少一对PMOS和NMOS组成的有源负载组成；辅助电路由LC滤波电路以及电容调谐阵列组成；所述主振电路采用差分电路形式，所述辅助电路采用尾电流源滤波。
所述主振电路包括C1、C2、C3、L1、L2以及N1、N2、N3，所述无源网络中C1、C2串联再和所述电感L1并联，所述NMOS由N1和 N2两个NMOS管构成，其中N1的栅极接N2的漏极，N2的栅极接N1 的漏极，N1和N2的源极接同一个电位；所述PMOS由P1和P2构成，其中P1的栅极接P2的漏极，P2的栅极接P1的漏极，P1和P2的源极接VDD；三个子电路中P1和N1的漏极与电感和电容的一端连接在一起作为输出V01，P2和N2的漏极与电容和电感的另一端连接在一起作为输出V02。
所述辅助电路包括N4至N12和C4至C9，通过3个数字开关控制电容的大小；其中C4、C6和C8的一端接在一起，作为输出端V01、 C5、C7和C9的一端接在一起，作为输出端V02和C4的另一端接N4 的漏端和N10的源端，C5的另一端接N5的漏端和N10的漏端，N4的源端接地，N5的源端接地，N4、N5和N10的栅端接在一起并与数字开关控制信号K1相连；C6的另一端接N6的漏端和N11的源端，C7 的另一端接N7的漏端和N11的漏端，N6的源端接地，N7的源端接地， N6、N7和N11的栅端接在一起并与数字开关控制信号K2相连；C8的另一端接N8的漏端和N12的源端，C9的另一端接N9的漏端和N12 的漏端，N8的源端接地，N9的源端接地，N8、N9和N12的栅端接在一起并与数字开关控制信号K3相连。
其中，C8＝C9＝2C6＝2C7＝4C4＝4C5，N10：N11：N12的宽长比为1:2:4。
其中，所述电路中所有NMOS的衬底都接地，所有PMOS的衬底接电源VDD。
上述说明示出并描述了本申请的若干优选实施例，但如前所述，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述申请构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。